基于ＦＰＧＡ的ＰＮ序列捕獲的研究

[摘要]本文主要研究了一種PN序列的大步進快速捕獲法，該方法解決了低信噪比下長擴頻碼的捕獲和同步問題。利用圓形狀態圖對大步進快速捕獲法的工作原理進行研究和分析，導出由相關處理時間、搜索時間、虛警概率、檢測概率和虛警“代價”時間表示的捕獲時間平均值及其方差的表達式。將分析結果與單步進搜索方案進行比較，證明了大步進延遲鎖定環可以使捕獲時間縮短至單步進的ｍ分之一（ｍ=10~100）實現PN碼的快速捕獲。

[關鍵詞]擴頻通信 大步進搜索 PN碼捕獲 FPGA

一、引言

擴頻通信有多種擴頻方式，但不論使用何種方式，在整個擴頻通信系統中，接收機都是非常關鍵的。接收機要完成二項關鍵任務：其一是解擴，也就是將寬帶信號恢復為窄帶信號；其二是對信號進行解調，對信號的解擴是通過相關技術實現的，能正確解擴的首要條件是收發雙方的擴頻碼具有足夠精度的同步。因此，擴頻碼的同步往往是接收機中最基本，也是難度最大的部分。同步問題可分為兩部分：初始捕獲和跟蹤。跟蹤已由延遲鎖定環很好地解決了，但擴頻碼的同步，尤其是在低信噪比情況下長擴頻碼的快速捕獲問題，一直沒有一個性能較高又適于實際應用的解決辦法。

本論文著重討論了大步進快速捕獲法的原理和性能以及大步進快速捕獲延遲鎖定環的電路設計，重點是電路中關鍵部件——多路比較器，PN碼發生器和大步進邏輯發生器。本文第2節討論了偽噪聲擴頻通信系統中PN碼的同步問題。在第3節，具體分析了大步進快速捕獲延遲鎖定環的環路性能，證明該環路可以使捕獲時間縮短至單步進的ｍ分之一(ｍ＝10~100)，可實現PN碼的快速捕獲。最后，討論了大步進延遲鎖定環的主要電路設計，應用FPGA對一些結構復雜的電路進行數字化設計。

二、擴頻通信中PN碼的捕獲方法

大步進快速捕獲法以及由它構成的大步進快速捕獲延遲鎖定環不但原理簡單，容易實現，并且可以克服以上幾種傳統捕獲方法的缺點，具有捕獲時間短（較單步進短一至兩個數量級）、捕獲靈敏度高的特點，是一種在擴頻通信領域有廣泛應用前景的PN碼捕獲方法。

在相干擴頻通信系統中，接收端的已調信號一般可以表示為：

在式（1）中 n'(t)白高斯信道噪聲，T相對發射機的時延，A輸入信號載波幅度，PN(t)偽噪聲碼，d(t)數據信息碼，ω0載波角頻率。θ0載波初始相位。大步進搜索實現PN碼快速捕獲的實質就是將要搜索的q相位單元分為q/m段，每段m個相位單元，用大步進電路使本地PN碼逐段移動（即每次步進ｍ個相位單元），每移動一段，做一次ｍ路并列相關判決。由于大步進搜索每次相關判決同時對ｍ個相位進行，而單步進搜索每次相關判決只對一個相位進行，故而大步進的捕獲時間較單步進可以縮短1/m實現快捕。

使用大步進搜索方法的大步進快速捕獲延遲鎖定環的實現機理見圖1。圖1中R(t)為接收信號，它與m+2路本地PN碼相乘，每路代表了一個PN碼相位再經窄帶濾波與包絡檢波，得到<0>~這m+2路相關運算結果。

圖1大步進快速捕獲延遲鎖定環的實現機理

（其中：WBPF為寬帶濾波器， NBPF為窄帶濾波器）

將其中的ｍ路(<0>~)送入多路比較判決電路，與門限Vt比較。當ｍ路相關運算結果都小于判決門限Vt(無相關輸出)，代表這ｍ個PN碼的相位都沒有與發端PN碼對齊，此時由判決輸出端控制大步進電路，使本地PN碼大步進ｍ位，進入下一段相關處理；如果ｍ路相關運算結果中有一路超過門限Vt（有相關輸出），說明該路（設為第i路）代表的PN碼相位已經與發端PN碼對齊，此時由判決輸出端控制大步進電路，停止大步進。一旦大步進停止，則通過比較輸出(1)~(m)控制開關網絡將該同步路的滯后路(第i+1路)和超前路（第i-1路）分別接入差分器的正端和負端，閉和延遲鎖定環，進入跟蹤階段。

三、大步進快速捕獲延遲鎖定環捕獲性能分析

1．平均捕獲時間和捕獲方差計算

假設有q個相位單元要搜索，而且步進量是一個碼元寬度（Tc秒），于是q等于被搜索PN碼的周期長度。在大步進快速捕獲延遲鎖定環中，并列乘法器的每一路性能都相同，相關處理時間都為λTc秒。大步進ｍ個碼片所需的時間為ｍTc秒。檢測概率為PF，虛警概率為PD，產生一次虛警的“代價”時間為KTc秒（K的計算在下面的分析中給出）。相關結果超過門限值VT稱為“命中”。如果得到一次真實的“命中”，系統就捕獲到信號，搜索過程完成。

假設相關器輸出高于門限VT（此時認為發現一次“命中”），于是本地PN碼相位駐留，判決比較電路繼續對相關器輸出與門限VT作比較。如果相關器輸出未高于門限VT（此時認為未發現“命中”），則本地PN碼相位立刻大步進ｍ位，進入下段搜索。在這種假設下，可推出虛警“代價”時間KTc中的K為：

(2)

大步進快速捕獲延遲鎖定環的搜索過程可以看作一個隨機馬爾科夫過程，其生成函數的圓形狀態圖如圖2所示。

圖2 LSDLL圓形狀態流程圖

實際中，m取10~100，q>>m，所以N滿足N>>1。λ的取值可與q相比（為使捕獲靈敏度高，λ一般>>q），故認為λ>>m（λ>>m意味著大步進m位所需時間mTc與相關處理時間λTc相比很小，可忽略）。此時，可以得到捕獲時間的均值和方差[4]，[5]，[6]：

如果要采用單步進搜索方法，則平均捕獲時間，捕獲時間方差在步進量為一個碼元q>>1條件下的近似值由下面兩式給出：

(6)

比較式(3)與式(5)、式(4)與式(6)可知，在相同的PF和PD下，大步進方案捕獲時間平均值近似為單步進搜索時間平均值的N/q=1/m倍，捕獲時間方差相應比值近似為N2/q2=1/m2。

在實際系統中取ｍ=10~100，故采用大步進快速捕獲延遲鎖定環可以成數量級地縮短捕獲時間，這正是我們期望的。

四、大步進快速捕獲延遲鎖定環的FPGA實現

大步進延遲鎖定環路中，大步進電路的作用是實現大步進邏輯，即根據判決輸出Vc電平高低控制本地PN碼的步進；當VC為低電平時，使本地PN碼大步進ｍ位，當Vc為高電平時，停止本地PN碼的步進，大步進邏輯電路如圖3所示。

信號輸入為Fvco和VC，Fvco為壓控振蕩器產生的時鐘脈沖，VC為判決電壓。當判決電壓為為低電平時表示未同步，此時大步進電路開始工作。在初始狀態下，通過S輸入高電平驅動電路工作，此時3分頻器開始以Fvco為時鐘計數3個脈沖，當3個脈沖計滿時輸出一個高電平，此高電平再通過反門接至10計數器的使能端，驅使其進入工作狀態，10計數器也以Fvco為時鐘源計數10個脈沖，在計數過程中輸出低電平，此低電平與S信號經由或門到達3分頻器使能端，抑制3分頻器工作，而在10個脈沖計滿時又以高電平驅動3分頻器工作。在輸出加上了一個D觸發器，以2倍的Fvco為D觸發器的時鐘，這樣可以有效地濾除毛刺，解決了冒險競爭問題。大步進電路的仿真波形如圖4所示，從圖中我們可以看到在VC為低電平時，步進電路每隔10個脈沖扣掉3個脈沖，實現大步進捕獲。而當VC為高電平時，捕獲停止。從圖中我們還可以看出經過D觸發器的信號FPN濾除了之前信號FPNA的毛刺。

五、結論

本文圍繞擴頻通信中PN碼的快速捕獲方法做了大量討論，提出一種新的適用于低信噪比下長PN碼快速捕獲的方法，并對其進行了深入的研究和廣泛的實驗。大步進快速捕獲延遲鎖定環是一種很好的針對低信噪比下長PN碼快速捕獲的方法，其捕獲時間較單步進可縮短1/m（m為步進數）。當m選取較大數值時，捕獲時間甚至可成數量極縮短。采用復雜可編程邏輯技術對環路中PN碼發生器和大步進邏輯產生器等關鍵部件進行數字化設計不但可以減小整個環路的電路體積。

參考文獻：

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[6]M.Stojanovic，L.Freitag.Acquisition of Direct Sequence Spread SpectrumAcoustic Communication Signals.

（作者單位：吉林交通職業技術學院）