ＣＭＯＳ電路瞬態(tài)電流測(cè)試方法研究

摘要：集成電路設(shè)計(jì)與測(cè)試是當(dāng)今計(jì)算機(jī)技術(shù)研究的主要問題之一。集成電路測(cè)試技術(shù)是生產(chǎn)高性能集成電路和提高集成電路成品率的關(guān)鍵。基于固定型故障模型的測(cè)試方法已不能滿足高性能集成電路，尤其是對(duì)CMOS電路的測(cè)試要求。CMOS電路的瞬態(tài)電流(IDDT)測(cè)試方法自80年代提出以來，已被工業(yè)界采用，作為高可靠芯片的測(cè)試手段。

關(guān)鍵詞：CMOS電路；瞬態(tài)電流；測(cè)試

中圖分類號(hào)：TN4文獻(xiàn)標(biāo)識(shí)碼：A文章編號(hào)：1009-3044(2008)23-1063-02

On Method of Testing the Transient Current of a CMOS Circuit

SHAO Tao

(Lenovo Group Limited，Beijing 100085， China)

Abstract: IC design and test is one of the major research areas in computer technology today. Testing based on stuck at fault model is insufficient for high performance ICs， especially for CMOS circuits. Using IDDQ testing can reduce the cost of testing and enhance the reliability of the chip remarkably. However， some defects， such as some stuck-open defects in CMOS ICs still cannot be detected by IDDQ testing or by logic testing， and at the same time it faced some challenges of increasing leak electric current in deep submicro technology. Due to these limitations， in order to improve the fault coverage of the testing to meet the demands of people， the dynamic current (IDDT) testing was proposed to detect some faults that cannot be detected by other testing methods.

Key words: COMS Circuit; transient current; Test

1 引言

集成電路是一塊微小的硅片，它包含有幾百萬個(gè)電子元件。術(shù)語IC隱含的含義是將多個(gè)單獨(dú)的集成電路集成到一個(gè)電路中，產(chǎn)生一個(gè)十分緊湊的器件。通常認(rèn)為集成電路就是芯片，而為計(jì)算機(jī)應(yīng)用設(shè)計(jì)的IC則稱為計(jì)算機(jī)芯片。CMOS (Complementary Metal-Oxide-Semiconductor)，它指的是一種特殊類型的電子集成電路(IC)[1]。

集成電路技術(shù)的高速發(fā)展使得一個(gè)計(jì)算機(jī)系統(tǒng)可以集成在一個(gè)芯片中。有人說，這類芯片應(yīng)該用“集成系統(tǒng)”這一名詞來代替“集成電路”。研究計(jì)算機(jī)體系結(jié)構(gòu)的一個(gè)重要課題變成怎樣用好集成在一個(gè)芯片內(nèi)的幾百萬上千萬晶體管。集成電路和軟件成為當(dāng)今計(jì)算機(jī)技術(shù)的兩大主題。特別是早在80年代初期提出的穩(wěn)態(tài)電流測(cè)試(IDDtesting)就已逐漸成為了工業(yè)界接受的測(cè)試方法。穩(wěn)態(tài)電流測(cè)試可以大幅度降低測(cè)試成本，提高芯片的可靠性。集成電路設(shè)計(jì)與測(cè)試自然成為計(jì)算機(jī)科學(xué)技術(shù)工作者關(guān)心的重要方向[2]。

但是CMOS電路中的某些故障，例如開路故障，仍然無法用穩(wěn)態(tài)電流測(cè)試或邏輯測(cè)試的方法檢測(cè)出來，而且其還面臨著深亞微米技術(shù)中漏電流日益劇增的嚴(yán)峻挑戰(zhàn)。正是由于這些方面的局限性，人們提出了瞬態(tài)電流測(cè)試方法(IDDT testnig)，以便發(fā)現(xiàn)一些其他測(cè)試方法所不能發(fā)現(xiàn)的故障，進(jìn)而從總體上進(jìn)一步提高測(cè)試的故障覆蓋率，滿足人們對(duì)高性能集成電路的需要。

而所謂CMOS數(shù)字集成電路的瞬態(tài)電流是指當(dāng)電路處于過渡過程期間時(shí)，由于電路中PMOS管和NMOS管同時(shí)導(dǎo)通以及電路中等效電容的充放電，使得電流變化劇烈而且復(fù)雜，人們稱之為瞬態(tài)電流。目前，瞬態(tài)電流測(cè)試一般采用的方法包括：數(shù)字信號(hào)處理技術(shù)和對(duì)瞬態(tài)電流平均值的分析。

2 當(dāng)前集成電路常用測(cè)試方法

1959年，Elderd[3]提出了世界上首篇關(guān)于組合電路的測(cè)試報(bào)告，并將此方法用于第一代的電子管計(jì)算機(jī)Datamatci-1000的診斷中，從此揭開了數(shù)字系統(tǒng)測(cè)試的序幕。經(jīng)過研究人員近半個(gè)世紀(jì)的不懈努力，逐漸形成了一系列的測(cè)試方法，并且廣泛的應(yīng)用在工業(yè)領(lǐng)域。這些測(cè)試方法主要包括：電壓測(cè)試方法和穩(wěn)態(tài)電流測(cè)試方法。進(jìn)入本世紀(jì)以來，為了適應(yīng)電子電路高速化，大規(guī)模化發(fā)展的需求，研究人員又提出了新的測(cè)試方法。其中最具代表性的是瞬態(tài)電流測(cè)試方法和全速電流測(cè)試方法。

2.1 電壓測(cè)試方法

電壓測(cè)試技術(shù)主要是指通過觀察無故障電路和故障電路的原始輸出信號(hào)來檢測(cè)故障。它主要是針對(duì)固定型故障的，通過改進(jìn)電壓測(cè)試方法也可以用于檢測(cè)時(shí)滯故障。

通常，被測(cè)電路CUT(Circuit Under test)具有n個(gè)原始輸入和m個(gè)原始輸出（如圖1），設(shè)該電路正常時(shí)輸出為F(X)，存在某故障a時(shí)輸出為Fa(X)，則可以檢測(cè)故障a的條件是：

即存在輸入X，使得故障電路的輸出信號(hào)和無故障電路的輸出信號(hào)不同。目前，電壓測(cè)試生成和故障模擬技術(shù)均已十分成熟。電壓測(cè)試在開關(guān)級(jí)和門級(jí)的研究已比較完善，并在工業(yè)界得到廣泛的應(yīng)用。通過廣大科研人員對(duì)電壓測(cè)試方法的不斷改進(jìn)[4]，該方法已經(jīng)可以檢測(cè)多種故障類型，成為檢測(cè)開關(guān)級(jí)和門級(jí)故障應(yīng)用最廣的測(cè)試方法。

2.2 電流測(cè)試方法

提出電流測(cè)試技術(shù)的目的不是要取代傳統(tǒng)的邏輯值測(cè)試方法，而是為了彌補(bǔ)電壓測(cè)試的不足，作為電壓測(cè)試方法的補(bǔ)充，進(jìn)一步提高故障覆蓋率，保證集成電路產(chǎn)品的高可靠性。

IDDQ測(cè)試可以檢測(cè)很多類型的故障，比如某些晶體管開路故障、晶體管短路故障、晶體管柵氧化層短接故障、互連橋接故障以及CMOS制造工藝中限制成品率的許多缺陷等等。這些故障都是傳統(tǒng)的電壓測(cè)試難以檢測(cè)出來的故障。因此，IDDQ方法作為邏輯測(cè)試方法的補(bǔ)充，可以有效的提高故障覆蓋率、產(chǎn)品可靠性以及降低產(chǎn)品成本，成為一種工業(yè)界廣泛使用的測(cè)試技術(shù)。CMOS電路靜態(tài)電流非常小，在25℃溫度下的典型值為1~500nA.一個(gè)CMOS門的長(zhǎng)時(shí)間平均功耗用下式表示：

為了要檢測(cè)CMOS電路中的某一個(gè)故障，IDDQ測(cè)試向量必須在該故障條件下制造一條或多條由VDD到Vss的低電阻通路。這就是IDDQ測(cè)試產(chǎn)生.這相當(dāng)于傳統(tǒng)的測(cè)試產(chǎn)生中故障的激活和控制。但是，和傳統(tǒng)測(cè)試產(chǎn)生不一樣的是：IDDQ測(cè)試產(chǎn)生不需要把故障效應(yīng)傳播到原始輸出端。因?yàn)椋琁DDQ的觀測(cè)并不在原始輸出端。有3種類型的IDDQ測(cè)試集。第1種是用傳統(tǒng)的電壓測(cè)試的測(cè)試集，對(duì)每一個(gè)邏輯測(cè)試，都測(cè)IDDQ。由于IDDQ測(cè)試比較慢，這種辦法不可取。第2種是選少于1%的邏輯測(cè)試，加測(cè)IDDQ。最近國(guó)內(nèi)開發(fā)的QUIETEST系統(tǒng)[5]選擇測(cè)試向量，使得IDDQ測(cè)試能檢測(cè)每個(gè)晶體管柵、漏、源和體之間的所有6種橋接故障。目前工業(yè)界都采用選擇方式，對(duì)4萬門的時(shí)序電路，可以做到既經(jīng)濟(jì)又有效。

2.3 瞬態(tài)電流測(cè)試方法

該方法于上世紀(jì)90年代中期提出，并且通過實(shí)驗(yàn)驗(yàn)證了這種方法在理論上是可行的。瞬態(tài)電流是指當(dāng)電路在輸入發(fā)生變化時(shí)，電路內(nèi)部各點(diǎn)隨之變化，在各點(diǎn)狀態(tài)穩(wěn)定下來之前，由于電路中PMOS管和NMOS管可能在瞬間同時(shí)導(dǎo)通以及電路中電容的充放電，電源到地之間產(chǎn)生劇烈而復(fù)雜變化的電源電流。其測(cè)試原理與穩(wěn)態(tài)電流類似，主要通過故障狀態(tài)下的瞬態(tài)電流與正常狀態(tài)下的瞬態(tài)電流的差別來檢測(cè)故障。但是由于瞬態(tài)電流測(cè)試方法所觀測(cè)的對(duì)象與傳統(tǒng)的測(cè)試方法(電壓、穩(wěn)態(tài)電流等)不同，所以使用這種方法可能檢測(cè)到某些用傳統(tǒng)方法不可檢測(cè)的故障。

3 基于CMOS電路的瞬態(tài)電流測(cè)試

CMOS電路中晶體管的開路故障(stuck-open fault)不易用電壓測(cè)試或穩(wěn)態(tài)電流測(cè)試進(jìn)行檢測(cè)，而瞬態(tài)電流測(cè)試則可以比較容易地把它們檢測(cè)出來。

有研究認(rèn)為應(yīng)用遺傳算法對(duì)CMOS電路中的開路故障進(jìn)行測(cè)試生成，但應(yīng)用此法時(shí)間開銷非常大。雖有人對(duì)該算法進(jìn)行了進(jìn)化，并對(duì)電路中的每一個(gè)故障都做了一次測(cè)試生成，但事實(shí)上電路中有很多故障相互之間存在某種關(guān)系，因此該法時(shí)間效率比依然較低。

3.1 測(cè)試生成標(biāo)準(zhǔn)

由于邏輯門的實(shí)際時(shí)間延遲具有不確定性，可能導(dǎo)致使用固定時(shí)間延遲的測(cè)試生成方法所生成的測(cè)試向量失效，即在實(shí)際測(cè)試應(yīng)用中，這些測(cè)試向量可能無法激活故障，或者不能使無故障電路與故障電路之間產(chǎn)生預(yù)想的足夠大的電流差。所以測(cè)試生成應(yīng)該遵循以下原則：

1）用穩(wěn)定跳變激活故障，并使故障門的旁路為非控制值；

2）測(cè)試向量應(yīng)遵循規(guī)避風(fēng)險(xiǎn)原則；

3）測(cè)試向量要使測(cè)度值盡可能的大。

3.2 故障激活

如果要檢測(cè)CMOS管的開路故障，除了在與故障晶體管相連的輸入上有一個(gè)跳變外，其它輸入也可能存在跳變。當(dāng)與故障晶體管相連的輸入端上的跳變，出現(xiàn)在其他輸入端發(fā)生跳變之前，則我們希望測(cè)試的那個(gè)故障將不能被激活。現(xiàn)在我們以兩輸入與非門為例進(jìn)行說明，假設(shè)與非門有N2開路故障。在某一特定門延時(shí)條件下，如果激活故障的波形如圖2所示，根據(jù)表1中的規(guī)定，該波形可以激活故障。

3 結(jié)束語

由于瞬態(tài)電流測(cè)試的研究目前還處在初始階段，還沒有一個(gè)比較好的測(cè)試生成算法。目前，瞬態(tài)電流測(cè)試產(chǎn)生采用的算法主要有：隨機(jī)產(chǎn)生一局部搜索算法、遺傳算法、利用電路信息的啟發(fā)式搜索算法。以上的算法各有其優(yōu)缺點(diǎn)，隨機(jī)產(chǎn)生一局部搜索算法考

慮門延時(shí)的影響且實(shí)現(xiàn)簡(jiǎn)單，但故障覆蓋率不高；遺傳算法故障覆蓋率較高并考慮了門延時(shí)的作用，但時(shí)間開銷較大；利用電路信息的啟發(fā)式搜索算法在保持一定故障覆蓋率的基礎(chǔ)上時(shí)間效率較好，但沒有考慮門延時(shí)的影響。本文在靜態(tài)下對(duì)開路故障進(jìn)行瞬態(tài)電流測(cè)試生成，然后在考慮延時(shí)變化的情況下對(duì)開路故障進(jìn)行故障模擬。

參考文獻(xiàn)：

[1] Levi M.CMOS is most testable[C].In: IEEE 1981 Int'l Test Conf.Philadelphia，PA，1981:217-220.

[2] 馮建華，孫義和.CMOS電路IDDQ測(cè)試方法研究與進(jìn)展[C].2000年全國(guó)測(cè)試學(xué)術(shù)會(huì)議論文集，2000:114-118.

[3] 楊士元.數(shù)字系統(tǒng)的故障診斷與可靠性設(shè)計(jì)[M].2版.北京：清華大學(xué)出版社，2000.

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[5] Su S T，Makki R Z，Nagle T.Transient power supply current monitoring-A new test method for CMOS VLSI circuits[J].Journal of Electronic Testing: Theory and Applications，1995，6(1):23-44.