基于DCS工業(yè)應用場景的以太網Link Down機制的研究

金東燦，楊振國，周位強，杜顯彬

（中控技術股份有限公司，浙江杭州 310053）

智能，是工業(yè)4.0 的內涵核心，中國正從工業(yè)3.0向4.0 時代邁進，工業(yè)生產及管理數(shù)字化趨勢日益明顯，以太網作為當前主流的通信技術在工業(yè)領域的應用逐漸普及。由于工業(yè)環(huán)境的復雜性，以太網的可靠性要求也隨之提高，因此對于以太網的浪涌防護設計及測試尤為關鍵。

以太網信號可分為電信號和光信號兩類，分別對應RJ45 網口和光模塊接口這兩類常見的接口形式，光口不需要進行浪涌抗擾度實驗，該文主要針對以太網的RJ45 網口應用進行說明。

經過對市面上部分型號的控制器RJ45 網口進行浪涌抗擾度試驗，在500 V、1 000 V、2 000 V 開路試驗電壓下，都有較大幾率出現(xiàn)Link Down 故障導致通信異常，發(fā)生趨勢跳變。該文根據(jù)這一現(xiàn)象進行分析和實驗，利用自制的干擾發(fā)生器對網口信號施加干擾，驗證了瞬時信號干擾導致Link Down 故障的猜想。干擾發(fā)生器還可用于評估各廠商的PHY 芯片對信號畸變的最大耐受時間，為DCS 工業(yè)應用場景下的PHY 芯片選型提供依據(jù)，提高了產品的可靠性。

1 研究對象介紹及理論分析

1.1 測試標準及接口設計

文中的浪涌試驗是按照國標GB_T 17626.5-2019《電磁兼容試驗和測量技術浪涌（沖擊）抗擾度試驗》進行測試的。由于受試設備的端口類型為非戶外對稱通信線端口，選用1.2/50 μs 組合波發(fā)生器進行測試。

其中，浪涌（沖擊）為沿線路或電路傳播的電流、電壓或功率的瞬態(tài)波，其特征是先快速上升后緩慢下降。開路電壓波形如圖1 所示[1]。

圖1 浪涌發(fā)生器開路電壓波形

由開路電壓波形可知，浪涌波形的波頭較陡，所包含的頻帶較寬，集中了豐富的高次諧波，波尾較長，浪涌的主要能量集中在較低頻段。因此浪涌信號的防護設計不僅要注意隔離耐壓，而且要注意濾波設計。RJ45 網口的以太網信號電纜是平衡雙絞線，感應的雷擊過電壓以共模干擾為主，以太網防護接口電路的設計如圖2 所示。

圖2 以太網防護接口電路

圖2 中，U1 為以太網PHY 芯片，U2 為網絡變壓器，R1、R2、R3、R4為差模匹配電阻，通過中間電容接地，提供共模阻抗匹配，同時也具有共模濾波效果，使得外部共模干擾信號不會進入到變壓器后級。變壓器的次級中心抽頭通過電容C1接地，濾除電路內部產生和外部引入的共模干擾。網絡變壓器本身具有低頻隔離、濾波的作用，中心抽頭配合電阻R5、R6和電容C5組成Bob Smith 電路，以達到差模、共模阻抗匹配的作用。該電路可以提供10 dB 的EMI 衰減，同時RJ45 網口中未用的引腳通過電阻R7、R8與電容C5組成阻抗匹配網絡，降低輻射發(fā)射[2]。

網絡變壓器前級的中心抽頭接地電容對EMC性能有影響，調整容值可以使EMC 性能最優(yōu)。

1.2 百兆以太網Link Down機制解析

根據(jù)協(xié)議ANSI-X3.263-1995 對百兆以太網PHY 芯片PMD 層數(shù)據(jù)信號質量的描述，PHY 芯片通過接收端對差分輸入信號的信號質量進行檢測。如圖3 所示，當接收端差分輸入信號的時序或電平峰峰值出現(xiàn)變化時，PHY 芯片通過接收端信號質量標志位Signal_Detect 控制網口的Link 狀態(tài)[3]。當接收端差分輸入信號電平峰峰值小于協(xié)議定義的無效峰峰值閾值VSDD 一定時間TANS_MAX，Signal_Detect 將會觸發(fā)PHY 芯片Link Down 機制（VSDD=200 mV，TANS_MAX＜350 μs）。反之，接收端差分信號電平峰峰值大于協(xié)議定義的有效峰峰值閾值VSDA 并保持一定時間TAS_MAX，Signal_Detect 將會觸發(fā)PHY 芯片Link Up 機制（VSDA=1 000 mV，TAS_MAX＞1 000 μs）。

圖3 Signal_Detect閾值及時序

根據(jù)以太網協(xié)議802.3-2012_Section2 第25 章節(jié)的協(xié)議規(guī)定，對于百兆以太網RX 端一定時間TANS_MAX內檢測不到信號時會斷開連接（TANS_MAX＜350 μs）[4]。

各廠商的以太網PHY 芯片接收端信號畸變最大耐受時間TANS_MAX未知，從協(xié)議中可知，PHY 芯片只要滿足TANS_MAX＜350 μs即符合標準。在浪涌測試中，當接收端信號畸變時間TD＞TANS_MAX時，網口必然發(fā)生Link Down。

2 測試與驗證

為考察浪涌信號對以太網PHY 芯片Link 狀態(tài)的影響，該文通過實測確定浪涌對芯片接收信號的最大干擾時間TD_MAX。根據(jù)該時間模擬浪涌干擾，對PHY 芯片接收端進行測試。通過模擬干擾和浪涌測試結果對比分析，驗證了浪涌試驗下PHY 芯片的差分輸入信號畸變時間大于廠商設置的耐受時間導致網口Link Down 故障的猜想，為DCS 工業(yè)應用場景下的PHY 芯片選型提供依據(jù)。

2.1 浪涌信號測試

對基于PHY 芯片A 設計的網口施加三級浪涌干擾，A 是Microchip 公司推出的單路支持10Base-T/100Base-TX 以太網PHY 芯片，變壓器前級浪涌開路電壓波形如圖4 所示，圖中可以看出三級浪涌的峰值約為2 000 V，浪涌的最長干擾時間約為150 μs。

圖4 網絡變壓器前級的浪涌信號

組合波發(fā)生器的電路原理圖如圖5 所示。

圖5 組合波發(fā)生器的電路原理圖

浪涌半峰時間由CS與RS決定，半峰值時間T2=0.69τ(τ=RSCS)[5]，測試探頭為美國泰克P5100A 型高壓探頭，該探頭的負載參數(shù)RT為40 MΩ/1.5 pF，RS為探頭的負載阻抗RT和發(fā)生器的對地阻抗RF并聯(lián)。

與雷擊浪涌發(fā)生器原廠確認發(fā)生器的對地阻抗，且測量點為耦合網絡后端，測量值偏小為正常現(xiàn)象。

對變壓器后級的RX+信號進行測試，對比網口發(fā)生Link Down 的圖6 和保持Link Up 狀態(tài)的圖7 可知，浪涌沖擊主要干擾了變壓器后級，PHY 芯片接收信號發(fā)生畸變，導致網口發(fā)生Link Down。

圖6 變壓器后級的RX+信號（發(fā)生Link Down）

圖7 變壓器后級的RX+信號（保持Link Up）

綜上所述，證明浪涌干擾導致PHY 芯片接收信號發(fā)生畸變，浪涌最大干擾持續(xù)時間TD_max≈150 μs。說明在DCS 工業(yè)應用場景下，PHY 芯片對接收端信號畸變設置的最大耐受時間TANS_MAX＞150 μs 是產品應用的基本要求。

2.2 模擬干擾測試

該文依據(jù)浪涌測試得出的浪涌最大干擾時間TD_max自制了干擾發(fā)生器，對各廠商的PHY 芯片進行模擬干擾測試，用以驗證猜想的正確性和模擬干擾測試的合理性。試驗測試平臺原理示意圖如圖8所示。

圖8 試驗測試平臺原理示意圖

將交換機網口速率設置為強制百兆，線序識別配置為MDIX 模式，此時，網口模式為100Base-TX，其中，RJ45 網口線序的3、6 對應交換機的發(fā)送端，1、2 對應交換機的接收端。通過干擾發(fā)生器產生脈寬可設的低脈沖，使得交換機的差分發(fā)送信號被拉低，模擬浪涌干擾待測芯片接收端造成的信號畸變，以此判斷待測PHY 芯片可以耐受的最大信號畸變時間，為網口浪涌的防護和PHY 芯片選型提供依據(jù)。

根據(jù)變壓器前級浪涌信號的測試結果TD_max≈150 μs，將干擾脈沖的低電平寬度設置為150 us。當交換機發(fā)送端被拉低150 μs 時，PHY 芯片A 自行斷開連接，網口發(fā)生Link Down，如圖9 所示，后續(xù)通過FLP 鏈路脈沖重新連接。

圖9 對PHY芯片A接收端施加150 μs干擾

實際浪涌測試中PHY 芯片A 無法通過測試，與模擬干擾測試結果相同。

為確定PHY 芯片A 設置的接收端信號畸變耐受時間TANS_MAX，將干擾發(fā)生器輸出的干擾信號縮短至3 μs，PHY 芯片A 停止發(fā)送，自行斷開連接。與協(xié)議中給出的Link Down 機制相符，可以確定該芯片TANS_MAX≤3 μs。

PHY 芯片B 是Davicom 公司推出的單路支持10Base-T/100Base-TX 的以太網PHY 芯片。在拉低PHY 芯片B 的接收信號150 μs 之后，如圖10 所示，芯片發(fā)送側保持發(fā)送，沒有發(fā)生Link Down。可以判斷該芯片TANS_MAX＞150 μs，基于芯片B 設計的網口可以通過浪涌測試。實際浪涌測試中該芯片對應的網口測試結果為3 A，與模擬干擾測試結果一致。

圖10 對PHY芯片B接收端施加150 μs干擾

3 試驗驗證

通過干擾發(fā)生器對Microchip 的PHY 芯片A，Davicom 的PHY 芯片B，TI 的PHY 芯片C 以及裕太車通的PHY 芯片D 接收端施加150 μs 的干擾信號，再進行模擬干擾測試，并與實際浪涌測試結果進行對比。測試結果如表1 所示。

表1 PHY芯片測試結果

由表1 可知，干擾測試和浪涌試驗結果一致。證明了浪涌試驗下差分輸入信號畸變時間大于廠商設置的耐受時間，驗證了網口Link Down 猜想的正確性，以及干擾發(fā)生器驗證方法的可靠性。同時證實各廠商對PHY 芯片接收端信號畸變設置的最大耐受時間TANS_MAX不同，導致在浪涌試驗中網口表現(xiàn)也不同。根據(jù)實測PHY 芯片A 的TANS_MAX≤3 μs，適用于網口狀態(tài)實時性較高的應用場景。反觀DCS 工業(yè)應用場景，在浪涌測試中需要網口保持連接，確保趨勢連續(xù)，因此百兆以太網PHY 芯片選型TANS_MAX＞150 μs是產品的基本要求。

4 結束語

該文介紹了百兆以太網RJ45 網口進行浪涌試驗對PHY 芯片的影響，并通過解讀協(xié)議對百兆以太網的Link Down 機制進行分析，提出了浪涌試驗下PHY 芯片的差分輸入信號畸變時間大于廠商設置的耐受時間導致網口Link Down 的猜想。根據(jù)對各廠商的PHY 芯片進行浪涌測試和模擬干擾測試，結果證明了猜想的正確性和模擬干擾測試方法的可靠性，并明確了TANS_MAX＞150 μs 的指標，為符合DCS 工業(yè)應用場景下PHY 芯片選型提供依據(jù)。

該文介紹的百兆以太網PHY 芯片Link Down 機制驗證方法已在浙江中控技術股份有限公司的實際產品開發(fā)過程中得到驗證和應用，滿足DCS 控制器對浪涌抗擾能力的高可靠性需求。