具有多場限環(huán)結(jié)構(gòu)的SiC LDMOS 擊穿特性研究

彭華溢,汪再興,高金輝,保玉璠

(蘭州交通大學(xué) 電子與信息工程學(xué)院,甘肅 蘭州 730070)

隨著電力電子技術(shù)的發(fā)展,越來越多的領(lǐng)域?qū)τ诟邷亍⒏邏骸⒏吖β屎蛷?qiáng)輻射等極端條件下工作的功率半導(dǎo)體器件的需求不斷增長。碳化硅(SiC)材料相較于硅(Si)材料具有更大的禁帶寬度(3.2 eV)、更高的臨界擊穿電場(2.2 MV/cm)以及高熱導(dǎo)率和強(qiáng)抗輻照能力,已經(jīng)逐漸取代Si 材料成為高壓功率器件的理想材料[1-2]。SiC LDMOS 因其優(yōu)秀的熱穩(wěn)定性、高耐壓能力以及更易與CMOS 工藝兼容的特性被廣泛應(yīng)用于高壓功率集成電路,而擊穿電壓(VB)是LDMOS 器件結(jié)構(gòu)設(shè)計的重要依據(jù),同時也是衡量其可靠性的最重要參數(shù)。常用的提高擊穿電壓的方法有: 場限環(huán)、場板、槽型結(jié)構(gòu)等[3-4],其中場限環(huán)制作工藝簡單,成本較低,是應(yīng)用最為廣泛的終端結(jié)構(gòu)[5-6]。為進(jìn)一步提高場限環(huán)的耐壓能力,國內(nèi)外研究者們提出了多種優(yōu)化的場限環(huán)結(jié)構(gòu)[7-12]。劉岳巍等[13]提出了一種具有分組緩變間距場限環(huán)(MGM-FLR)終端結(jié)構(gòu)的SiC功率MOSFET,結(jié)果表明MGM-FLR 有效調(diào)制并優(yōu)化了結(jié)終端區(qū)域的表面電場強(qiáng)度,提高了擊穿電壓。Yu等[14]提出了具有步進(jìn)摻雜P-top 層的Double RESURF LDMOS 結(jié)構(gòu),P-top 層在器件表面引入新的電場峰,顯著提高擊穿電壓。Wasisto 等[15]提出了一種線性變摻雜(LVD)P-top 環(huán)LDMOS,通過優(yōu)化每個環(huán)的寬度和間距使得表面電場均勻分布,進(jìn)而提高擊穿電壓。上述研究均是基于場限環(huán)的結(jié)構(gòu)、環(huán)寬、環(huán)間距對擊穿電壓的研究。而場限環(huán)結(jié)構(gòu)的各項參數(shù)以及漂移區(qū)摻雜濃度對SiC LDMOS 擊穿電壓均有不同程度的影響,仍需進(jìn)行全面系統(tǒng)的分析。

本文在傳統(tǒng)SiC LDMOS 器件的基礎(chǔ)上引入多場限環(huán)結(jié)構(gòu),通過器件仿真分析場限環(huán)數(shù)量、間距、摻雜濃度等參數(shù)以及漂移區(qū)摻雜濃度對擊穿特性的影響。隨后根據(jù)器件擊穿時的表面電場分布以及電場峰值分析擊穿原理,進(jìn)而優(yōu)化器件結(jié)構(gòu),提升擊穿電壓。

1 器件結(jié)構(gòu)與仿真模型

圖1(a)為傳統(tǒng)SiC LDMOS 結(jié)構(gòu)示意圖,圖1(b)為具有多場限環(huán)結(jié)構(gòu)的SiC LDMOS 結(jié)構(gòu)示意圖。為便于表示,簡稱圖1(a)為T-LDMOS,圖1(b)為MR-LDMOS。相較于T-LDMOS 而言,MR-LDMOS 在外延層頂部加入場限環(huán)結(jié)構(gòu),從而在阻斷狀態(tài)下的器件表面引入新的電場峰,平衡器件表面電場分布,提高擊穿電壓。同時場限環(huán)輔助漂移區(qū)耗盡,可以進(jìn)一步提高漂移的摻雜濃度,使得器件的特征導(dǎo)通電阻降低。器件結(jié)構(gòu)的相關(guān)參數(shù)如表1 所示。

圖1 (a) 傳統(tǒng)SiC LDMOS 結(jié)構(gòu)示意圖;(b) 具有多場限環(huán)結(jié)構(gòu)的SiC LDMOS 結(jié)構(gòu)示意圖Fig.1 (a) Schematic structure of T-LDMOS;(b) Schematic structure of MR-LDMOS

表1 器件結(jié)構(gòu)相關(guān)參數(shù)Tab.1 Parameters of device structure

本文采用Slivaco TCAD 仿真軟件對具有多場限環(huán)結(jié)構(gòu)的SiC LDMOS 進(jìn)行模擬。數(shù)值仿真時考慮到摻雜濃度、溫度、橫向和縱向電場的影響,遷移率模型選擇CVT 模型,復(fù)合模型為Shockley-Read-Hall 和俄歇復(fù)合模型,碰撞電離模型為Selberrherr 模型,載流子統(tǒng)計模型為Fermi-Dirac 統(tǒng)計模型和能帶變窄模型。

2 仿真與討論

2.1 T-LDMOS 的擊穿特性

圖2 為T-LDMOS 的擊穿特性曲線,阻斷狀態(tài)下柵極和源極接地。橫軸為器件漏極電壓,縱軸為漏源電流。由圖可知,器件在漏極電壓達(dá)到2421 V 時漏源電流快速增長,發(fā)生雪崩擊穿。對于給定的漂移區(qū)摻雜濃度,T-LDMOS 的擊穿表達(dá)式為:

式中:VB為擊穿電壓;ε0為真空介電常數(shù);εSiC為SiC材料的相對介電常數(shù);EC為SiC 的臨界擊穿電場;q為電荷量;Ndrift為漂移區(qū)摻雜濃度。根據(jù)公式(1)可計算出T-LDMOS 的理論擊穿電壓約為2800 V,從仿真結(jié)果可知實際擊穿電壓小于理論擊穿電壓。

圖2 插圖為T-LDMOS 關(guān)態(tài)擊穿時的表面電場分布(沿直線aa＇,y=0.01 μm),橫軸為器件橫向兩端的距離,縱軸為電場強(qiáng)度。由圖可知,此時器件漂移區(qū)剛好被完全耗盡,電場在柵極邊緣處聚集,形成電場峰,器件在此處發(fā)生擊穿。

圖2 T-LDMOS 的擊穿特性曲線Fig.2 Breakdown characteristic curves of T-LDMOS

2.2 場限環(huán)數(shù)量對擊穿特性的影響

討論場限環(huán)數(shù)量對器件擊穿特性的影響時,場限環(huán)初始位置設(shè)定在靠近柵極邊緣一側(cè),并逐漸向漏端增加場限環(huán)數(shù)量。同時本文采用線性環(huán)間距設(shè)計,理論公式為[16]:

式中:Ln為第n級環(huán)間距;L1為第一級環(huán)間距;δ為各級環(huán)間距的增量。根據(jù)公式(2),使得L1=1μm,δ=0.1μm。ND為4.5×1015cm-3、環(huán)寬為2μm、Rj為0.2 μm,且其他參數(shù)保持不變。僅改變場限環(huán)數(shù)量Rn時,其對應(yīng)的擊穿特性曲線如圖3 所示。隨著Rn的增加,MR-LDMOS 的VB逐漸增加,最高達(dá)到5137 V,相較于T-LDMOS 的2421 V 提高了112.2%。

提取圖3 數(shù)據(jù),繪制Rn與VB的關(guān)系曲線,結(jié)果如圖4 所示。器件的VB隨Rn的增加呈現(xiàn)出先增大后減小的趨勢。當(dāng)Rn增加至13 時,VB達(dá)到最大值。

圖3 不同Rn對應(yīng)的擊穿特性曲線Fig.3 Breakdown characteristic curves corresponding to different Rn

圖4 Rn與VB的關(guān)系Fig.4 Relationship between Rn and VB

為進(jìn)一步分析Rn影響擊穿電壓的機(jī)理,須分析Rn與表面電場分布之間的關(guān)系。MR-LDMOS 關(guān)態(tài)擊穿時不同Rn對應(yīng)的表面電場分布(沿直線AA＇,y=0.01 μm)如圖5 所示。隨著Rn的增大,器件表面引入更多的電場峰,進(jìn)一步平衡表面電場分布,漂移區(qū)承擔(dān)電場能力增強(qiáng),擊穿電壓升高。當(dāng)Rn增至13 后,繼續(xù)增加Rn會使場限環(huán)距離漏極端過近,新的電場峰與漏極電場疊加,最終導(dǎo)致器件漏極端電場過高而提前擊穿,耐壓能力下降。所以在漂移區(qū)長度一定的情況下,選擇Rn=13 的MR-LDMOS 作為討論對象,進(jìn)一步分析各項器件參數(shù)對擊穿特性的影響。

圖5 不同Rn對應(yīng)的關(guān)斷狀態(tài)表面電場分布Fig.5 Off-state surface electric field distributions corresponding to different Rn

2.3 場限環(huán)間距對擊穿特性的影響

對Rn=13 的MR-LDMOS 采用兩種環(huán)間距設(shè)計,分別為線性間距設(shè)計和等間距設(shè)計。

根據(jù)公式(2),對于線性間距設(shè)計器件使得L1=1 μm,δ=0.1 μm,等間距設(shè)計器件的環(huán)間距L=1.5 μm,在保證二者占用漂移區(qū)長度幾乎相同的情況下進(jìn)行仿真分析。

MR-LDMOS 關(guān)態(tài)擊穿時不同環(huán)間距結(jié)構(gòu)對應(yīng)的表面電場分布(沿直線AA＇)如圖6 所示,橫軸為第一級到最后一級場限環(huán)的距離,縱軸為電場強(qiáng)度。由圖可知,隨著電場峰向漏極端靠近,兩種環(huán)間距結(jié)構(gòu)器件的表面電場呈現(xiàn)出不同的分布趨勢。等環(huán)間距器件的電場峰值呈現(xiàn)出單調(diào)遞增趨勢,線性環(huán)間距器件的電場峰值先緩增,并在第8 個電場峰后保持不變。二者在第12 個電場峰處的峰值相同,之后等環(huán)間距器件的電場峰值高于線性環(huán)間距器件的電場峰值。

圖6 不同環(huán)間距結(jié)構(gòu)對應(yīng)的關(guān)斷狀態(tài)表面電場分布Fig.6 Off-state surface electric field distribution corresponding to different ring spacing structures

經(jīng)對比,線性環(huán)間距MR-LDMOS 的平均電場強(qiáng)度高于等環(huán)間距MR-LDMOS,擊穿電壓更高,并且隨著環(huán)數(shù)量的增多,后者靠近漏極端的電場峰值過高,更易導(dǎo)致漏極提前擊穿,器件可靠性下降。綜合考慮,線性環(huán)間距設(shè)計的MR-LDMOS 耐壓能力更好,性能更為優(yōu)秀。

2.4 場限環(huán)摻雜濃度對擊穿特性的影響

不同NP對MR-LDMOS 擊穿特性的影響如圖7 所示。數(shù)值模擬過程中,ND=4.5×1015cm-3,Rj=0.2 μm,其他參數(shù)保持不變,僅改變NP。由圖可知,當(dāng)NP=3.5×1016cm-3時,VB達(dá)到最大值。

根據(jù)圖7 數(shù)據(jù),繪制NP與擊穿電壓VB的關(guān)系曲線,如圖8 所示。當(dāng)NP分別為1.5×1016,3.5×1016和5.5×1016cm-3時,VB分別為3995,5137 和4861 V。隨著NP的增大,VB先增大后減小。

圖7 不同NP對應(yīng)的擊穿特性曲線Fig.7 Breakdown characteristic curves corresponding to different NP

圖8 NP與VB的關(guān)系Fig.8 Relationship between NP and VB

為了進(jìn)一步分析NP影響擊穿電壓的機(jī)理,須分析NP與表面電場分布之間的關(guān)系。MR-LDMOS 發(fā)生關(guān)態(tài)擊穿時不同NP對應(yīng)的表面電場分布(沿直線AA＇)如圖9 所示。由圖可知,場限環(huán)結(jié)構(gòu)在器件漂移區(qū)表面引入多個電場峰,對比T-LDMOS,MR-LDMOS 的漂移區(qū)表面電場強(qiáng)度更高且電場分布更為均勻,更為充分利用漂移區(qū)來承擔(dān)電場,擊穿電壓得到提升。同時,隨著NP的增大,電場峰更為尖銳,峰值更高。這是由于隨著NP的增大,場限環(huán)輔助耗盡漂移區(qū)的能力增強(qiáng),加速漂移區(qū)的耗盡,從而在器件表面引入更高的電場峰。

相較總體而言,并非單個電場峰值越高的器件擊穿電壓越高。由圖9 插圖可知,隨著NP的增大,器件漏極端的電場強(qiáng)度不斷升高。當(dāng)NP分別為1.5×1016,3.5×1016和4.5×1016cm-3時,漏極端電場強(qiáng)度分別為1.2×106,2.0×106和2.2×106V/cm。當(dāng)NP繼續(xù)增大,漏極端電場強(qiáng)度保持不變,此時漏極端的電場強(qiáng)度達(dá)到了SiC 材料的臨界擊穿電場,器件擊穿點從柵極邊緣下方轉(zhuǎn)移到漏極端,導(dǎo)致提前擊穿,擊穿電壓下降。圖10 給出了器件關(guān)態(tài)擊穿時漂移區(qū)內(nèi)電場分布。由圖可知,NP=3.5×1016cm-3時,漂移區(qū)內(nèi)部平均電場強(qiáng)度保持在1×106V/cm 左右,電場分布近似為矩形分布。由此可得出,當(dāng)器件柵極邊緣處的電場強(qiáng)度與漏極端電場強(qiáng)度相等時,漂移區(qū)表面電場和內(nèi)部電場分布最為均勻,器件的擊穿電壓達(dá)到最大值。

圖9 不同NP對應(yīng)的關(guān)斷狀態(tài)表面電場分布Fig.9 Off-state surface electric field distributions corresponding to different NP

圖10 漂移區(qū)內(nèi)關(guān)斷狀態(tài)電場分布Fig.10 Off-state electric field distributions in drift region

綜上所述,當(dāng)NP較小時,器件從柵極端到漏極端的表面電場分布仍呈下降趨勢,但漂移區(qū)和漏極端承擔(dān)的電場強(qiáng)度相較于T-LDMOS 有所提高。隨著NP的增大,場限環(huán)進(jìn)一步增強(qiáng)對漂移區(qū)的耗盡,使得漂移區(qū)表面電場更為均勻,當(dāng)漏極端與柵極端電場強(qiáng)度基本相同時,擊穿電壓達(dá)到最大。NP繼續(xù)增大,靠近器件漏極端表面的電場峰值繼續(xù)升高,由于電場峰和漏極端表面電場相互作用,使得漏極端表面電場不斷升高,最終導(dǎo)致器件在漏極提前擊穿,擊穿電壓下降,可靠性降低。所以綜合考慮選擇合適的NP能夠有效提升器件的擊穿特性和可靠性。

2.5 漂移區(qū)摻雜濃度對擊穿特性的影響

漂移區(qū)的摻雜濃度對器件擊穿電壓有較大的影響。根據(jù)經(jīng)典理論可知,漂移區(qū)摻雜濃度增大,耗盡層寬度減小,電場強(qiáng)度增大,當(dāng)電場強(qiáng)度達(dá)到SiC 材料臨界擊穿電場時,器件發(fā)生擊穿。

圖11 為MR-LDMOS 不同NP對應(yīng)的ND與VB的關(guān)系。由圖可知,不同NP器件的VB均隨著ND的增大,先增大后減小。并且隨著NP增大,最高VB對應(yīng)的ND也在增大。由圖11 插圖可知,NP分別為1.5×1016,3.5×1016和5.5×1016cm-3時,取得最高VB分別為4875,5137 和5129 V,所對應(yīng)的ND分別為3.5×1015,4.5×1015和5.5×1015cm-3。并且隨NP和ND的繼續(xù)增大,最高擊穿電壓基本不變。

圖11 不同NP對應(yīng)的ND與VB的關(guān)系Fig.11 Relationship between ND and VB corresponding to different NP

為進(jìn)一步分析漂移區(qū)摻雜濃度ND影響擊穿電壓的機(jī)理,根據(jù)圖11 數(shù)據(jù),分別取NP為1.5×1016,3.5×1016和5.5×1016cm-3,ND為4.5×1015和7.5×1015cm-3,并截取器件關(guān)態(tài)擊穿時表面電場分布(沿直線AA＇),結(jié)果如圖12 所示。NP一定時,隨著ND從4.5×1015cm-3增至7.5×1015cm-3,漂移區(qū)承擔(dān)的電場強(qiáng)度逐漸降低,靠近漏極端的多個場限環(huán)因基本不承擔(dān)電場而失效。ND=7.5×1015cm-3時,NP為1.5×1016,3.5×1016和5.5×1016cm-3的失效場限環(huán)數(shù)量分別為7,5 和3個。即ND越大,NP越小,失效場限環(huán)數(shù)量越多。

圖12 不同NP對應(yīng)的ND與關(guān)斷狀態(tài)表面電場分布的關(guān)系Fig.12 Relationship between ND and off-state surface electric field distribution corresponding to different NP

圖13 為MR-LDMOS 不同Rj對應(yīng)的ND與VB的關(guān)系。NP為3.5×1015cm-3,環(huán)寬為2 μm。從圖中可知,隨著ND的增大,不同Rj器件的VB均呈現(xiàn)出先增大后減小的趨勢。由圖13 插圖可知,ND從2.5×1015cm-3增至1.1×1016cm-3,Rj分別為0.1,0.2 和0.3 μm 時,最高VB分別為4964,5137 和5132 V,對應(yīng)ND分別為3.5×1015,4.5×1015和5.0×1015cm-3。隨著Rj的增大,最高VB所對應(yīng)的ND也在不斷增大。

根據(jù)圖13 數(shù)據(jù),分別取Rj=0.2 μm 和Rj=0.3 μm,ND=4.5×1015cm-3和ND=7.5×1015cm-3,并截取器件關(guān)態(tài)擊穿時表面電場分布(沿直線AA＇),結(jié)果如圖14 所示。從圖中可知,器件表面電場分布隨漂移區(qū)摻雜濃度變化而變化。ND從4.5×1015cm-3增至7.5×1015cm-3,Rj=0.2 μm 時,第9 至第13 個場限環(huán)失效。ND增大使得P-body/N-drift 結(jié)耗盡層寬度減小,無法擴(kuò)展至靠近漏極側(cè)的場限環(huán),導(dǎo)致部分場限環(huán)失效,VB下降。Rj=0.3 μm 時,由于漏極端電場強(qiáng)度過高,器件在漏極擊穿,隨著ND增大,漏極端電場強(qiáng)度逐漸降低,擊穿點從漏極轉(zhuǎn)移到柵極邊緣,第12 至第13 個場限環(huán)失效。

圖13 不同Rj對應(yīng)的ND與VB的關(guān)系Fig.13 Relationship between ND and VB corresponding to different Rj

圖14 不同Rj對應(yīng)的ND與關(guān)斷狀態(tài)表面電場分布的關(guān)系Fig.14 Relationship between ND and off-state surface electric field distribution corresponding to different Rj

綜上所述,當(dāng)環(huán)摻雜和環(huán)結(jié)深一定時,增大漂移區(qū)摻雜濃度會抑制P-body/N-drift 結(jié)向漏極端擴(kuò)展,使得部分場限環(huán)無法承擔(dān)電場而失效。同時,失效場限環(huán)的數(shù)量隨著漂移區(qū)摻雜濃度的增大而增大,并且當(dāng)漂移區(qū)摻雜濃度一定時,失效場限環(huán)的數(shù)量隨著環(huán)摻雜濃度和環(huán)結(jié)深的減小而增大。以上情況均會使得器件擊穿電壓下降。

3 結(jié)論

本文對具有多場限環(huán)結(jié)構(gòu)的SiC LDMOS 擊穿特性進(jìn)行了仿真研究。探究場限環(huán)各項參數(shù)以及漂移區(qū)摻雜濃度對擊穿電壓的影響。分別從器件擊穿特性和表面電場分布兩方面進(jìn)行分析。仿真結(jié)果表明: 隨著場限環(huán)數(shù)量的增大,擊穿電壓先增大后減小。當(dāng)場限環(huán)數(shù)量一定時,線性環(huán)間距設(shè)計優(yōu)于等環(huán)間距設(shè)計,器件擊穿電壓隨著環(huán)摻雜濃度的增大而先增后減。當(dāng)環(huán)摻雜濃度一定時,擊穿電壓隨環(huán)結(jié)深的增大而先增后減。當(dāng)環(huán)結(jié)深一定時,擊穿電壓隨漂移區(qū)摻雜濃度的增大而先增后減。并且隨著環(huán)摻雜濃度和環(huán)結(jié)深增大,取得最高擊穿電壓對應(yīng)的漂移區(qū)摻雜濃度增大。綜上,當(dāng)Rn為13,NP為3.5×1016cm-3,Rj為0.2 μm,ND為4.5×1015cm-3時,取得VB最大值5137 V(較TLDMOS 提升112.2%)。另外,由于高漂移區(qū)摻雜濃度抑制了P-body/N-drift 結(jié)的擴(kuò)展,導(dǎo)致靠近漏極端的場限環(huán)失效,并且環(huán)摻雜濃度和環(huán)結(jié)深越小,失效的場限環(huán)數(shù)量越多。所以需要對器件結(jié)構(gòu)參數(shù)進(jìn)行綜合分析,從而更有效地優(yōu)化擊穿電壓,提升器件的可靠性。