奇數多渦卷混沌系統族及其FPGA實現

趙 耿，劉阿龍，馬英杰

(1. 西安電子科技大學通信工程學院，陜西西安710071； 2. 北京電子科技學院電子與通信工程系，北京100070)

1 引言

隨著時代更替和科學技術的不斷發展，人們對信息傳輸的安全性提出了更高的要求，因此值得深入研究性能更加良好的調制信號來保障通信的安全。19世紀，混沌作為一門新興學科登上了歷史舞臺，因為混沌信號具有非周期、類白噪聲、相關性好、無法預測等很多優良特性，所以混沌信號源的構建已成為保密通信領域研究的熱點。20世紀以來非線性動力學發展迅猛，這為混沌信號的構造提供了強有力的理論支撐，其中多渦卷混沌系統具有結構簡單、動力學行為復雜、對初值敏感的特點，被廣泛用于各種各樣的通信系統中，目的是增強通信鏈路的抗干擾性和抗截獲性。

近年來，Z. Tan、彭智俊、J. Liang、Y. Gao等學者們雖然提出了利用脈沖控制技術、正弦函數、對數函數、指數函數等非線性函數產生多渦卷混沌信號，但諸如此類方法具有局限性。本文在蔡氏電路和現有單渦卷、雙渦卷混沌系統的研究基礎上，引入組合符號函數，構建了一個能產生無窮奇數個渦卷的混沌系統。針對該模型，從動力學角度定性定量進行了分析，并且利用MATLAB仿真得到了李雅普諾夫指數譜、吸引子相圖。在實際工程應用中，H. Liu、H. A. Jasim等人利用模擬電路實現了渦卷吸引子，但隨著DSP、FPGA等大規模數字器件的盛行，利用數字信號處理的辦法更加適用于保密通信領域。結合混沌的基本特征，本文利用FPGA開發平臺進行了硬件實現。由于FPGA是高精度的數字信號處理器件，本文首先通過對提出的連續混沌模型進行離散化，然后使用Verilog HDL語言在賽靈思公司發布的集成設計環境Vivado 2018.3版本中以自底向上的數字化模式進行設計，其中關鍵模塊可分為：浮點數運算模塊、數值迭代模塊、同步控制模塊、浮點數轉定點數模塊等。根據工程的實際需要，最后結合示波器給出了基于ZYNQ7000開發平臺的三維3渦卷、5渦卷、7渦卷混沌系統吸引子的硬件實驗結果。理論仿真和硬件實驗結果均表明：提出的奇數多渦卷混沌系統族穩定存在，并且渦卷數目可控。

2 可控奇數多渦卷混沌系統族

2.1 系統模型

本文在蔡氏電路和現有多渦卷混沌系統的研究之上，引入組合符號函數，構建了一個能產生無窮奇數個渦卷的混沌系統，其數學模型為

(1)

=3,5,7…

(2)

其中，、、為狀態變量；、、、為實數參數；()為參變控制函數。將組合符號函數引入到多渦卷混沌系統，通過控制數學模型中維度的參變控制函數，可以產生一種新型無限延長的奇數(3、5、7……)多渦卷混沌信號源。與傳統的單渦卷、雙渦卷系統相比較，該系統具有更為豐富的吸引子相空間和更復雜的動力學行為。本文利用數字系統構建實現了三維3渦卷、5渦卷、7渦卷混沌系統，在實際的工程應用中更適合應用于保密通信。

2.2 復雜動力學特性分析及其數值仿真

本節將對2.1節提出的多渦卷混沌系統進行動力學分析和MATLAB的數值仿真。

對2.1節中系統模型，取a=9，b=2/7，c=-2/7，d=15；求解其平衡點得到

(3)

觀察(3)式容易得到系統的平衡點為(，0，-)，其中為=()的根。根據平衡點的性質，為了使系統得到多渦卷吸引子，只需要增加系統的平衡點即可，即如果=()有多個實數根，方程組便有多個解，系統就能產生多渦卷的吸引子。令等于7，采用數形結合方法，便可以得到系統平衡點分布圖，如圖1所示?？梢郧宄目吹皆诿恳粋€(2-1，2+1)區間內，()是連續函數，并且系統存在1個穩定平衡點，7個小的區間使系統具有7個平衡點；此外從圖中看出還有6個第一類間斷點，根據傅里葉級數斂散定理可知，()傅里葉級數收斂，并且當是()的連續點時，級數收斂于()；當是()的間斷點時，級數收斂于(-0)+(+0)2。所以根據吸引子的特征，在每一個連續區間內系統能產生一個渦卷，而在每個間斷點處系統都有一個同宿解，同宿軌將各個區間的渦卷連接起來，從而使系統形成7渦卷吸引子。根據上述分析可以得到，渦卷區域對應著系統的穩定平衡點，鍵波區域對應著系統的不穩定平衡點，所以，當一旦取定某一個大于等于3的奇數時，系統便能產生渦卷混沌吸引子。

圖1 系統平衡點分布圖

取的值分別為3、5、7，則其分別對應3渦卷、5渦卷、7渦卷混沌系統，使用MATLAB仿真得到三個系統的李雅普諾夫指數譜均相同，如圖2所示。其中X維度為LE1=0.166955，Y維度為LE2=0.166982，Z維度為LE3=-3.905366，李雅普諾夫維數為：LD=2.0854。根據混沌吸引子的特征，李雅普諾夫指數的計算均正確，并且無論n取任何一個奇數，總是能得到相同的李雅普諾夫指數譜，由此說明吸引子的性態不會隨著渦卷數目的增加而改變，證明系統的穩定性良好。

圖2 3、5、7渦卷系統李雅普諾夫指數譜

3 基于FPGA的多渦卷混沌系統實現

3.1 系統整體架構

本系統使用Xilinx公司的ZYNQ7000開發平臺，利用Verilog HDL語言在集成開發工具Vivado中進行自底向上的模塊化數字設計模式，并使用Vivado內嵌的仿真器進行仿真驗證。控制芯片選取XC7Z020-2CLG400I，DA模塊選取AD9767 的雙通道14位數模轉換(DAC)板卡，示波器選取TDS3000B系列數字式熒光示波器。

系統整體構建方案如圖3所示，具體可分為：三維方程設定模塊控制渦卷的個數；浮點數運算模塊實現數據的底層運算；數值迭代模塊實現三維數據序列的迭代；同步控制模塊實現數據的精準同步；浮點數轉定點數模塊實現數據的轉換；兩路數模轉換模塊將數字信號轉換為模擬信號用于在示波器觀察多渦卷的吸引子相圖。

圖3 系統整體架構

3.2 系統模型的離散化

本文所述的系統模型為三維連續型，由于FPGA通常用來處理離散數字信號，所以首先對該連續模型進行離散化。常見的離散化處理算法有簡單Euler算法、改進的Euler算法和Runge-Kutta算法。簡單Euler算法易于FPGA實現，占用的器件邏輯資源相對較少，但精度不算很高；而改進的Euler算法和Runge-Kutta算法雖然精度高，但同時實現難度較大，占用器件資源也多。本文考慮到工程實現的實際情況，下面采用簡單Euler算法進行離散化處理。

簡單Euler算法實際上是根據導數定義來實現的，導數的定義為

(4)

當的值趨于0或無窮小時，(4)式可表示為

(5)

進而得到

(6)

基于工程研究，本文選取步進因子=0005，將(6)式代入11節系統數學模型中，取()中分別為3、5、7得到多渦卷混沌系統迭代方程：(7)式為3渦卷混沌系統，(8)式為5渦卷混沌系統、(9)式為7渦卷混沌系統：

(7)

(8)

(9)

觀察(7)式、(8)式、(9)式可知，()控制系統奇數渦卷的個數，因此只需要改變維度中符號函數的設定就可以選取對應的多渦卷混沌系統。MATLAB仿真得到離散化后的3渦卷、5渦卷、7渦卷混沌系統的吸引子空間結構如圖4、圖5、圖6所示。

圖4 3渦卷相空間結構

圖5 5渦卷相空間結構

圖6 7渦卷相空間結構

3.3 系統關鍵模塊設計

3.3.1 浮點數運算模塊

浮點數比定點數的表示范圍寬，精度高，更適合用來進行工程計算。本文選用32位單精度浮點數，觀察系統方程，浮點數運算包括加法、減法和乘法運算。根據IEEE 754標準，把32位二進制數據表示為1位符號位，8位階碼和23位尾數部分。

浮點數加法、減法模塊設計方法如下：

浮點數減法可以理解為將做減法運算的數據對其符號位取反之后的加法，所以單獨設定一個符號變換模塊即可。加法運算步驟為：

1) 對階：小階向大階對齊，目的是使操作數的小數點位置對齊；

2) 尾數運算：將對階后的兩個尾數按照定點的加減法運算規則計算；

3) 規格化：增加有效數字的位數，提高運算精度；

4) 舍入：考慮尾數右移時丟失的數值位；

5) 溢出判斷：判斷計算結果是否存在溢出。

浮點數乘法運算步驟為：

1) 符號位處理：符號位的判斷運算單獨處理；

2) 移位操作：操作數的小數點左移1位，階碼加1；

3) 尾數運算：尾數操作單獨進行，按照定點的加減法運算規則計算；

4) 調整結果：按照浮點數的格式調整運算結果；

5) 規格化：獲取尾數前半部分，判斷是否四舍五入。

3.3.2 數值迭代模塊

系統數值迭代頂層模塊為scroll模塊，其中例化了三維方程scroll＿x，scroll＿y和scroll＿z三個子模塊，每個例化模塊分別設定初始值x(0)=0.02，y(0)=0.01，z(0)=0.03，使用Vivado內嵌仿真器得到3渦卷、5渦卷、7渦卷部分數據迭代仿真波形如圖7、圖8、圖9所示。

圖7 3渦卷數值迭代

圖8 5渦卷數值迭代

圖9 7渦卷數值迭代

3.3.3 同步控制模塊

數字電路因為路徑的不同，一般存在各種各樣的延時，這可能導致數據的丟失、亂碼等現象，故為了保證不同路徑數據同時到達輸出端口，需要對各路徑采取同步措施，仿真波形如圖10所示，可以看出不同時鐘下的3路數據經過同步處理之后都在同一時鐘控制下輸出，達到了同步的效果。

圖10 同步控制波形圖

3.3.4 浮點數轉定點數模塊

DA模塊轉換芯片的數據格式為14位雙通道，為了匹配其輸入格式，本系統將32位單精度浮點數轉換為14位定點數，仿真波形如圖11、圖12、圖13所示(截取部分數據)。DA模塊將輸入的數字混沌序列模擬輸出到示波器，便于觀察相圖。

圖11 3渦卷定點數

圖12 5渦卷定點數

圖14 5渦卷RTL視圖

圖13 7渦卷定點數

3.3.5 綜合優化

以提高設計速度為目的，經過不斷對代碼優化，編寫時序文件，使用集成環境Vivado對本工程編譯綜合，布局布線后導出了其硬件資源占用表，如表1所示，可以看出占用系統資源完全在可以容納的范圍之內。同時得到RTL視圖，由于本系統任何渦卷的RTL視圖模式都一樣，選取5渦卷混沌系統為例，如圖14所示。

表1 系統資源占用表

3.4 系統板級驗證實現

經過DA轉換模塊后，只能輸出兩路序列信號。因系統產生的是三維序列，所以調整頂層模塊每次只輸出二維x-y序列，x-z序列和y-z序列。最后調節示波器電壓范圍，成功得到了3渦卷、5渦卷、7渦卷的x-y相圖、x-z相圖、y-z相圖。如圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23所示。

圖15 3渦卷x-y相圖

圖16 3渦卷x-z相圖

圖17 3渦卷y-z相圖

圖18 5渦卷x-y相圖

圖19 5渦卷x-z相圖

圖20 5渦卷y-z相圖

圖21 7渦卷x-y相圖

圖22 7渦卷x-z相圖

圖23 7渦卷y-z相圖

4 結束語

目前，信息泄露和截獲事件普遍存在，尤其是軍用保密通信領域，這極可能嚴重影響到國家的安全。傳統單渦卷、多渦卷混沌系統性態簡單，易于被破譯和截獲。針對此問題提出了一種基于符號函數的無限延長的奇數多渦卷混沌系統族。其主要優點為：1)不同于簡單的單渦卷和雙渦卷混沌系統，其可以根據實際場景的需求選擇合適的渦卷個數；2)多渦卷的空間性態不可預測，大大增強了系統的安全性。

本文采用理論仿真和硬件實現的方法進行研究，首先使用MATLAB從理論仿真入手，通過對其動力學特性進性分析得到，其具有復雜的非線性動力學特定和豐富的相空間結構，完全相同的李雅普諾夫指數譜保障了系統結構穩定。然后為了進一步使該系統能在工程上得到實際應用，結合現代高精度數字信號處理器件FPGA對其進行了硬件實現。使用Verilog HDL語言，以自底向上的數字化模式進行RTL設計，以仿真作為輔助，在ZYNQ7000平臺成功實現了3渦卷、5渦卷、7渦卷混沌系統，利用示波器得到了其吸引子相圖。結合硬件實驗結果看出本文仍存在一些值得改進的地方：1) 因為數字實現是離散的點數，所以硬件實驗結果較仿真結果相似度沒有達到100%，在以后的工作中可以選取精度更高的數字化離散方法，更好的逼近系統的混沌特性；2)從時序約束，資源利用率方向進一步優化RTL代碼，提高運算速率；3)基于工程實際，按照此方法繼續實現更多渦卷混沌系統，如9渦卷、11渦卷、13渦卷等等。