用于FPGA 的高效可測性設(shè)計

陳波寅，胡曉琛，張 智，趙 賽

（無錫中微億芯有限公司，江蘇無錫 214072）

1 引言

現(xiàn)場可編程門陣列（FPGA）電路規(guī)模大，內(nèi)部結(jié)構(gòu)復(fù)雜，其測試實現(xiàn)和成本控制一直是FPGA 生產(chǎn)上的難點。FPGA 知識產(chǎn)權(quán)（IP）核具有獨特的特性，其結(jié)構(gòu)組成有別于傳統(tǒng)專用集成電路（ASIC）設(shè)計。例如高速串行計算機擴展總線標(biāo)準(zhǔn)（PCIe），其主體結(jié)構(gòu)事物層、數(shù)據(jù)鏈路層、物理編碼層以及配置管理模塊集成在PCIe IP 核；外圍應(yīng)用層、功耗管理、配置管理、數(shù)據(jù)鏈路層包（DLLP）存儲都由FPGA 內(nèi)的可配置邏輯塊（CLB）、嵌入式隨機存儲器（RAM）塊、鎖相環(huán)（PLL）等單元完成。目前采用自動測試設(shè)備（ATE）測試FPGA主要是針對其內(nèi)部資源，如輸入/輸出（IO）單元、可編程邏輯單元和可編程布線資源［1-2］，對于FPGA 協(xié)議類復(fù)雜IP 核的ATE 測試研究相對較少。傳統(tǒng)FPGA 協(xié)議類IP 核的測試方法主要是環(huán)回功能（即數(shù)據(jù)通過發(fā)送端經(jīng)過外部邏輯后到達(dá)接收端）測試［3］，以此來驗證高速接口類IP 核的正確性，由于PCIe 工作模式分為根復(fù)合體（RC）和端點（EP），該方法不適用于PCIe ATE 測試。傳統(tǒng)的集成電路可測性設(shè)計（DFT）方案需要時鐘和IO，這些單元都是通過FPGA 的時鐘資源、開關(guān)矩陣（SWB）、可編程互聯(lián)點（PIP）等系列結(jié)構(gòu)互聯(lián)PCIe IP 核的，但是上述結(jié)構(gòu)對于可測性設(shè)計工具Tessent 而言是黑盒子，并且沒有對應(yīng)的庫可以描述這些黑盒子，所以Tessent 不能自動識別這些FPGA 的內(nèi)部結(jié)構(gòu)，導(dǎo)致時鐘和測試路徑不通，進而無法進行DFT［4］。這些特性決定了板級測試PCIe IP 核的實現(xiàn)需要一套復(fù)雜的系統(tǒng)，ATE 測試缺乏有效的方案，而板級測試復(fù)雜且不利于高低溫測試。

為了解決FPGA IP 核的測試難題，本文結(jié)合傳統(tǒng)DFT 方法和FPGA 可編程的架構(gòu)特點，提出一種可編程的高效FPGA IP 核可測試性方案。……