基于FPGA的機載電力線載波通信調(diào)制解調(diào)模塊設(shè)計

陳永紅，張 砦，黃莉莉，劉 峰，王友仁

(1.沈陽飛機設(shè)計研究所揚州協(xié)同創(chuàng)新研究院有限公司，江蘇 揚州 225200；2.南京航空航天大學(xué) 自動化學(xué)院，南京 211106)

0 引言

機載電力線載波通信是一種以飛機機載電力線為媒介進行信息傳輸?shù)耐ㄐ欧椒ǎ跈C載電力線的載波通信技術(shù)，可實現(xiàn)電纜上既供電又傳輸控制信號和數(shù)據(jù)信息，對于解決現(xiàn)有飛機環(huán)境下因分別采用獨立配置供/配電網(wǎng)、控制信息網(wǎng)和數(shù)據(jù)通信網(wǎng)所導(dǎo)致的重量疊加、空間擠占、信道閑置和組網(wǎng)不靈活等問題有重要研究意義。

目前，國內(nèi)電力線載波通信技術(shù)已在民用領(lǐng)域得到比較廣泛的應(yīng)用，但面向飛機機載環(huán)境的應(yīng)用幾乎是空白，主要原因是機載電力線信道的強噪聲干擾、機載設(shè)備工作頻率多樣化等因素導(dǎo)致的信道復(fù)雜度高，加上機載通信要求更低的通信誤碼率，因此，目前機載載波通信技術(shù)仍處于研究探索和可行性實驗驗證階段。本文研究以驗證機載環(huán)境下電力線通信的可行性和有效性為目的，主要介紹基于FPGA的調(diào)制解調(diào)模塊設(shè)計方法，并基于整個通信模塊設(shè)計結(jié)果進行驗證和測試。

本文設(shè)計的通信波特率為115.2 kbps，采用頻移鍵控(FSK)技術(shù)，采用的2FSK方法具有轉(zhuǎn)換速度快、抗干擾性和抗衰落性強的優(yōu)點，且技術(shù)上易于實現(xiàn)的特點，適合用于驗證機載電力線載波通信應(yīng)用的可行性和有效性。基于Vivado2018.2平臺和Verilog硬件編程語言，采用模塊化設(shè)計方法，實現(xiàn)了整個調(diào)制解調(diào)系統(tǒng)，得到了基于FPGA的較高性能和較低誤碼率的調(diào)制解調(diào)器，并構(gòu)建了整個電力線載波通信系統(tǒng)對FPGA調(diào)制解調(diào)器進行性能測試和分析。

1 調(diào)制解調(diào)模塊結(jié)構(gòu)

設(shè)計的機載電力線載波通信總體結(jié)構(gòu)如圖1所示，基于28 V直流電源線，采用主從控制方式的點對點驗證方案，驗證系統(tǒng)包含1個主節(jié)點和1個從節(jié)點，由主節(jié)點控制向從節(jié)點發(fā)送數(shù)據(jù)(寫操作)或接收從節(jié)點發(fā)出的數(shù)據(jù)(讀操作)，主、從節(jié)點硬件電路結(jié)構(gòu)完全相同，主要由FPGA模塊和模擬前端(Analog Front End，簡稱為AFE)電路組成；與通信節(jié)點連接的上位機用于對發(fā)送/接收數(shù)據(jù)分析、顯示和交互；通信節(jié)點與電力線采用耦合連接方式，耦合電路包含在通信節(jié)點內(nèi)部的AFE中；系統(tǒng)中接入干擾設(shè)備用于驗證通信可靠性。

圖1 機載電力線載波通信系統(tǒng)組成結(jié)構(gòu)圖

基于FPGA的調(diào)制解調(diào)模塊結(jié)構(gòu)如圖2所示，按通信功能可分為調(diào)制通路、解調(diào)通路和傳輸控制電路三大部分。調(diào)制通路包括數(shù)據(jù)發(fā)送、編碼和調(diào)制3個子模塊，實現(xiàn)發(fā)送數(shù)據(jù)處理功能，其中數(shù)據(jù)發(fā)送電路負責(zé)接收并解析上位機通過串口發(fā)送來的數(shù)據(jù)和命令，編碼電路負責(zé)將要發(fā)送的數(shù)據(jù)和命令按照電力線傳輸協(xié)議編碼成數(shù)據(jù)幀格式，調(diào)制電路負責(zé)將數(shù)據(jù)幀中的二進制編碼調(diào)制成對應(yīng)載波頻率的方波信號，輸出到AFE模塊；解調(diào)通路包括解調(diào)、解碼和數(shù)據(jù)接收3個子模塊，實現(xiàn)接收數(shù)據(jù)處理功能，解調(diào)電路對AFE模塊接收的信道載波信號進行解調(diào)，還原為數(shù)據(jù)幀并校驗其正確性，解碼電路將數(shù)據(jù)幀解析出有效數(shù)據(jù)和命令，再通過數(shù)據(jù)接收電路將其轉(zhuǎn)換成串行接口數(shù)據(jù)格式，發(fā)送到上位機；傳輸控制電路主要實現(xiàn)對整個傳輸過程的同步、轉(zhuǎn)換、差錯處理等進行控制。

圖2 基于FPGA的調(diào)制解調(diào)模塊結(jié)構(gòu)圖

2 系統(tǒng)設(shè)計與實現(xiàn)

本文設(shè)計的調(diào)制解調(diào)模塊屬于圖1和圖2中FPGA模塊部分，通信系統(tǒng)設(shè)計時，F(xiàn)PGA模塊選用芯片Xilinx ZYNQ xc7z020clg400-2，基于Vivado2018.2平臺和Verilog語言開發(fā)，該芯片系統(tǒng)時鐘為50 MHz。

針對機載通信環(huán)境中干擾信號特點，從信號傳輸可靠角度，一方面保證信息傳輸質(zhì)量，另一方面避免載波信號頻率與環(huán)境干擾信號頻率接近，最終載波信號頻率分別選擇4 MHz和2.5 MHz來表示2FSK中的高頻和低頻。下面分別就三大部分組成電路的設(shè)計和實現(xiàn)方法進行介紹。

2.1 調(diào)制通路的電路設(shè)計

調(diào)制通路中，數(shù)據(jù)發(fā)送流程如下。

1)數(shù)據(jù)發(fā)送電路。

接收由上位機發(fā)出的傳輸數(shù)據(jù)及目標(biāo)地址信息，數(shù)據(jù)發(fā)送電路主要是一個接口電路模塊，需要將上位機發(fā)出的按照串口協(xié)議格式的數(shù)據(jù)解析出傳輸數(shù)據(jù)和目標(biāo)地址信息，主要進行數(shù)據(jù)寄存和變換；

2) 編碼電路。

根據(jù)發(fā)送數(shù)據(jù)信息，編碼生成按電力線傳輸協(xié)議格式的數(shù)據(jù)幀，包括添加數(shù)據(jù)幀相關(guān)信息和奇偶校驗位。本論文方法中采用的數(shù)據(jù)幀格式有3種，分別為命令字、數(shù)據(jù)字和狀態(tài)字，每種幀字由25位組成。

命令字格式：幀頭(3位，為101)+接收節(jié)點地址(5位，00000～11111，支持32個通信節(jié)點)+讀寫位(1位，0表示讀，1表示寫)+數(shù)據(jù)長度(5位，表示傳輸數(shù)據(jù)的字節(jié)長度， 00000～11111分別對應(yīng)1～32字節(jié))+狀態(tài)信息(4位，1111表示廣播，其他表示點對點傳輸)+起停位(1位，1代表開始發(fā)送，0代表停止發(fā)送)+發(fā)送節(jié)點地址(5位，支持32個通信節(jié)點)+校驗位(1位，奇校驗)；

數(shù)據(jù)字格式：幀頭(3位，為110)+接收節(jié)點地址(5位)+數(shù)據(jù)(16位，一次傳輸2個字節(jié)，若要傳輸多個字節(jié)，則連續(xù)發(fā)送多個數(shù)據(jù)字)+校驗位(1位)；

狀態(tài)字格式：幀頭(4位，為1001)+接收節(jié)點地址(5位)+錯誤節(jié)點地址(5位，表示發(fā)生錯誤的從機的地址，若傳輸過程沒有發(fā)生錯誤，則該地址無意義)+狀態(tài)區(qū)別位(3位，用于表示是否有錯誤和錯誤次數(shù)，000表示無誤，001～111對應(yīng)同一數(shù)據(jù)幀的連續(xù)傳輸誤碼次數(shù))+錯誤字類型(2位，用于區(qū)別發(fā)生傳輸差錯的幀字類型，01表示為命令幀；10表示為數(shù)據(jù)幀)+預(yù)留(5位)+校驗位(1位)。

3)調(diào)制電路：將基帶信號調(diào)制成由4 MHz(表示碼元“1”) 和2.5 MHz (表示碼元“0”)組成的載波信號，實現(xiàn)原理如圖3所示，用基帶信號的“0”、“1”狀態(tài)控制調(diào)制開關(guān)，分別選通2種不同頻率載波輸出，實現(xiàn)數(shù)字基帶信號載波頻率調(diào)制，調(diào)制輸出信號為相同幅值、不同頻率的方波信號相接的形式，本項目研究采用方波信號直接輸出到AFE模塊的設(shè)計方案。

圖3 調(diào)制電路工作原理

圖4和圖5所示為示波器觀測的調(diào)制信號波形。圖4為調(diào)制后兩種不同頻率載波信號的波形圖，多個高頻信號表示數(shù)字量“1”，多個低頻信號表示數(shù)字量“0”，連續(xù)多個周期信號的原因是載波頻率遠高于基帶頻率，本文1位碼元“1”包含34個4 MHz載波周期，1位碼元“0”包含21個2.5 MHz載波周期。圖5所示為一個數(shù)據(jù)幀的調(diào)制波形，包含25位碼元“0101111001111011110111111”，深色部分為高頻載波，淺色部分為低頻載波。FPGA輸出的調(diào)制波形為方波信號，經(jīng)模擬前端電路轉(zhuǎn)換成正弦波耦合到電力線傳輸，接收端AFE電路負責(zé)將正弦波轉(zhuǎn)換為方波，再輸入到FPGA，由解調(diào)電路進行解調(diào)和校驗。

圖4 調(diào)制模塊波形仿真圖

圖5 一個完整數(shù)據(jù)幀的調(diào)制波形

2.2 解調(diào)通路的電路設(shè)計

解調(diào)通路主要負責(zé)接收電力線上的載波信號(經(jīng)過AFE電路后的方波信號)，解調(diào)出基帶信號，并進行校驗，若結(jié)果正確，再將正確的數(shù)據(jù)發(fā)送給上位機。

解調(diào)通路中，數(shù)據(jù)接收流程如下：

1)解調(diào)電路：從AFE接收處理(解耦、濾波、整形)后的載波信號(方波信號)，解調(diào)電路原理框圖如圖6所示，采用邊沿(上升沿)檢測法對載波信號進行檢測，利用信號過零點的上升邊沿數(shù)與兩種載波頻率的對應(yīng)關(guān)系(載波頻率/基帶頻率)，在一個基帶信號碼元周期(本文通信波特率對應(yīng)的碼元周期為8.68 μs)內(nèi)，對接收到的載波信號過零點次數(shù)進行計數(shù)(2.5 MHz載波共有21個上升沿，4 MHz載波共有34個上升沿)，可檢測出載波信號頻率，實現(xiàn)數(shù)據(jù)幀解調(diào)。

圖6 解調(diào)電路結(jié)構(gòu)原理框圖

2) 數(shù)據(jù)幀解碼電路：按傳輸協(xié)議格式，對解調(diào)的數(shù)據(jù)幀進行解碼。解碼是編碼的反向過程，首先經(jīng)奇偶校驗電路對數(shù)據(jù)幀傳輸正確性進行校驗，校驗無誤則將正確信號通過數(shù)據(jù)接收電路發(fā)送給上位機，完成數(shù)據(jù)的傳輸；若校驗有誤，則通過狀態(tài)字通知發(fā)送節(jié)點重新傳輸上次數(shù)據(jù)，直到傳輸正確或傳輸次數(shù)達上限閾值(通信中斷)為止；若校驗無誤，解碼電路將根據(jù)通信協(xié)議約定的數(shù)據(jù)幀類型、格式解析出相關(guān)信息，再傳送給數(shù)據(jù)接收電路。

3) 數(shù)據(jù)接收電路：將解碼后的數(shù)據(jù)轉(zhuǎn)換成串口通信數(shù)據(jù)格式，從串口發(fā)送到上位機，與數(shù)據(jù)發(fā)送電路類似，數(shù)據(jù)接收電路也主要起接口電路作用。

圖7所示為示波器觀測的接收通路中傳輸信號波形圖(AFE發(fā)送到FPGA端的信號，是經(jīng)比較器輸出的方波)，圖中實際接口通路的波形受信道影響，不是規(guī)則方波，但上升沿數(shù)目在可準確判定載波信號頻率的容錯范圍內(nèi)，由此可見，若兩種載波頻率的間隔越大，檢波過程的容錯能力越強，有利于提高解調(diào)可靠性，但這樣選擇不利于AFE中濾波電路設(shè)計，會因為帶通頻率范圍大導(dǎo)致載波信號干擾強，本文選擇的兩種載波頻率是通過實驗后確定的。

圖7 接收通路接收的載波波形

2.3 解調(diào)電路的抗干擾設(shè)計

解調(diào)電路的主要功能是實現(xiàn)從載波中準確解析出基帶碼元數(shù)據(jù)，但載波信號受到信道和負載的干擾會發(fā)生畸變，解調(diào)電路設(shè)計必須要有消除載波信號干擾的方法，這需要針對機載電力線通信環(huán)境進行設(shè)計，本文通過在仿真過程加入干擾信號(模擬實際系統(tǒng)的用點設(shè)備干擾和噪聲干擾信號)的方式對抗干擾方法進行驗證。采用的抗干擾設(shè)計方法主要包括兩種：

1)設(shè)置檢波容限。檢波方法中，針對兩種載波頻率差值，設(shè)置邊沿檢測的容限，利用載波信號頻率與基帶信號頻率的倍數(shù)關(guān)系，確定檢波容限進行抗干擾。因信道和負載干擾影響，在基帶信號碼元周期8.68 μs內(nèi)，上升沿計數(shù)值的個數(shù)不可能是準確的34和21，但差值為檢波提供了容限范圍，本文方法設(shè)置上升沿計數(shù)值在15到27之間時為載波頻率2.5 MHz，上升沿計數(shù)值在27到40之間時為載波頻率4 MHz，此檢波容限能夠消除信道上的毛刺和高頻干擾，計數(shù)值超過40和低于15時，認為線上沒有載波信號。

2)分時檢波計數(shù)法抗干擾。載波通信技術(shù)中，載波通信中收、發(fā)節(jié)點調(diào)制解調(diào)過程普遍存在同步難的問題，準確確定有效數(shù)據(jù)幀的起始點是提高解調(diào)可靠性的關(guān)鍵技術(shù)，也是難點技術(shù)，本文采用在一個數(shù)據(jù)幀周期內(nèi)進行多次檢波計數(shù)的方法，可有效濾除非有效數(shù)據(jù)幀信號干擾，從而準確確定出有效數(shù)據(jù)幀的起始點。

圖8 分時檢波計數(shù)法抗干擾仿真結(jié)果

圖9 控制功能軟件實現(xiàn)流程圖

本文通過對1 μs時長(碼元周期為8.68 μs)進行持續(xù)上升沿檢測的方式，判斷接收到的載波信號是否為有效載波。解調(diào)電路在1 μs時間內(nèi)持續(xù)進行上升沿計數(shù)，根據(jù)計數(shù)值判斷是否為干擾信號：若1 μs內(nèi)邊沿計數(shù)值小于4或大于7，則認為接收到的信號是干擾信號，若介于4和7之間，則認為是可能的有效載波，將繼續(xù)對下一個1 μs進行判斷，如果第二個1 μs計數(shù)依然在4和7之間則認定為之前的1 μs內(nèi)為有效載波，否則認定之前的1 μs內(nèi)為干擾信號，以此類推進行第三個1 μs時長檢測，直到8個1 μs時長檢測均滿足有效載波判斷規(guī)則，則認定收到一個有效碼元，進而按照數(shù)據(jù)幀解調(diào)方式對多個數(shù)據(jù)碼元進行解調(diào)。只要中間有一個1 μs時長的檢測不滿足要求，則認定為干擾信號，將重新計數(shù)8個1 μs時長。

圖8所示為采用上述解調(diào)模塊抗干擾技術(shù)實現(xiàn)的解調(diào)抗干擾同步時序仿真圖，從仿真結(jié)果看，能夠很好達到同步(同步時間差小于1 μs)，可有效排除信道上與有效載波頻率相同但傳輸時間不完全重合的干擾信號的影響，這類信號是AFE模塊中濾波電路難以濾除的。

2.4 控制電路設(shè)計

圖9所示為控制電路設(shè)計時的控制功能軟件實現(xiàn)流程圖。控制電路初始化后，等待兩個輸入端口(上位機輸入和AFE端輸入)信號輸入，若上位機有信號輸入則進入FPGA調(diào)制解調(diào)模塊中發(fā)送消息的過程，若AFE端有信號輸入則進入FPGA調(diào)制解調(diào)模塊中接收消息的過程。

1)發(fā)送消息過程：FPGA接收到上位機通過串口發(fā)送的消息后，首先對串口協(xié)議數(shù)據(jù)解析，得到通信用的傳輸信息，然后進行編碼和調(diào)制，并將消息發(fā)送給AFE端，在FPGA調(diào)制解調(diào)模塊對碼元進行調(diào)制的同時，控制電路要將發(fā)送使能端打開，同時關(guān)閉接收使能端，以保證控制邏輯正確。為檢測傳輸通道是否正常，發(fā)送節(jié)點在消息發(fā)送完成后，內(nèi)部計數(shù)器按預(yù)設(shè)時間開始計時，若計時達到設(shè)置的上限時間，未收到返回的狀態(tài)字，則認為當(dāng)次傳輸失敗，則對該條消息進行重傳；若計時過程結(jié)束前有狀態(tài)字返回，則進入接收消息處理過程，同時計時復(fù)位，將根據(jù)接收到的狀態(tài)字消息確定下一步操作：是重傳還是發(fā)送下一條消息。

接收消息過程：FPGA對AFE端傳輸過來的信號進行解調(diào)，解調(diào)完成后，首先對幀數(shù)據(jù)的接收節(jié)點地址進行判斷，若不符合當(dāng)前節(jié)點的地址，則不進行后續(xù)處理，繼續(xù)等待AFE端信號；若與當(dāng)前節(jié)點的地址相同，則進行幀頭判斷，確認數(shù)據(jù)幀類型，若判斷結(jié)果表明幀頭并不符合當(dāng)前協(xié)議規(guī)定，即非有效幀頭，則視為干擾信號，若符合協(xié)議中規(guī)定的3種類型幀頭，則對幀數(shù)據(jù)進行校驗。

接收到的數(shù)據(jù)幀字為開始命令字和數(shù)據(jù)字時，若校驗結(jié)果出錯，則記錄錯誤次數(shù)(直到整條消息(可能由多個數(shù)據(jù)字構(gòu)成)全部接收完成，才根據(jù)記錄的錯誤次數(shù)進行處理)，繼續(xù)接收后面的幀數(shù)據(jù)；若校驗結(jié)果正確，則不記錄，也繼續(xù)接收后面的幀數(shù)據(jù)；針對結(jié)束命令字，若校驗結(jié)果正確，則需要查看錯誤次數(shù)記錄的寄存器，若寄存器不為0，說明之前的幀數(shù)據(jù)有傳輸錯誤，則產(chǎn)生需要重傳的狀態(tài)字，若結(jié)束命令字正確，同時查看錯誤次數(shù)記錄的寄存器，若寄存器不為0，則需要產(chǎn)生要求重傳的狀態(tài)字，若錯誤次數(shù)為0，說明消息傳輸正確，則產(chǎn)生傳輸正確的狀態(tài)字，反饋給發(fā)送節(jié)點；若接收到的是狀態(tài)字，則對狀態(tài)字進行解析，若解析結(jié)果正確則說明上次消息傳輸正確，若解析出的信息為傳輸錯誤且達到上限次數(shù)，則告知上位機信道不通，若未達到上限次數(shù)，則FPGA調(diào)制解調(diào)模塊進行重傳。

3 機載電力線載波通信調(diào)制解調(diào)器實現(xiàn)

在Vivado中創(chuàng)建頂層top.v文件，對所有的硬件描述文件進行編譯，通過在testbench文件中添加激勵的方式觀測仿真輸出信號，查看功能實現(xiàn)的準確性。

圖10所示為發(fā)送通路中FPGA調(diào)制過程仿真圖，其中din為輸入的基帶信號，波特率為115.2 kbps，dout為調(diào)制后的信號，其中深色的為4 MHz的高頻載波信號，淺色的為2.5 MHz的低頻載波信號。圖11所示為FPGA解調(diào)過程仿真圖，ddin為載波信號，ddout_buf_demo為經(jīng)過解調(diào)后的基帶信號，可見解調(diào)功能正常。

4 基于FPGA的機載電力線載波通信調(diào)制解調(diào)器應(yīng)用

為驗證本文設(shè)計的調(diào)制解調(diào)器功能和性能，基于實驗室條件搭建的機載電力線載波通信系統(tǒng)，應(yīng)用本文設(shè)計的調(diào)制解調(diào)器模塊，測試系統(tǒng)在電力線通信環(huán)境中的誤碼率和通信速率。圖12所示為機載電力線載波通信驗證系統(tǒng)框圖，包括電源(28 V直流電源)、上位機和兩個通信節(jié)點，每個通信節(jié)點內(nèi)部集成了AFE模塊和FPGA模塊。上位機與通信節(jié)點之間通過串口連接；通信節(jié)點與電力線之間采用耦合連接，由AFE模塊實現(xiàn)，通信節(jié)點和干擾設(shè)備都由直流電源供電。

為驗證基于本文調(diào)制解調(diào)模塊的機載電力線載波通信系統(tǒng)有效性，針對不同電力線長和不同干擾信號(通過外接負載和信號發(fā)生器注入的形式生成)情況進行了通信測試，通信誤碼率結(jié)果如表1所示。得到如下一些結(jié)論：

圖10 FPGA調(diào)制過程仿真圖

圖11 FPGA解調(diào)過程仿真圖

圖12 機載電力線載波通信驗證系統(tǒng)框圖

1)電力線線長影響：針對實際需求，對長度在20 m以內(nèi)的電力線進行通信實驗，分別用2 m和20 m兩種線長通信，誤碼相同，表明20 m以內(nèi)線長對通信影響很小；

2)干擾信號幅值影響：任何頻率下，干擾信號幅值小于300 mV(載波信號幅值為1.1 V)，時，不會發(fā)生誤碼；若信號頻率在載波頻率附近，則會導(dǎo)致誤碼；

3)干擾信號頻率影響：在線長選擇20 m，干擾信號幅值選擇300 mV時，若干擾信號頻率小于2.1 MHz或大于4.5 MHz，持續(xù)加載干擾信號也對通信無影響；若持續(xù)干擾信號頻率介于2.1 MHz和4.5 MHz之間，則會造成不同程度誤碼：幅值小于300 mV時，干擾信號幅值越小，誤碼率越低，但能夠完成通信；幅值大于300 mV將無法正常通信；若注入隨機干擾信號(頻率介于2.1 MHz和4.5 MHz之間，表1中以2.5 MHz持續(xù)10 μs的方波信號模擬隨機干擾，每隔40 ms發(fā)送一次)，通信能夠滿足誤碼率10的設(shè)計要求。

表1 通信測試結(jié)果

5 結(jié)束語

本文詳細介紹了基于FPGA的電力線載波通信調(diào)制解調(diào)器的設(shè)計和實現(xiàn)過程，給出了調(diào)制解調(diào)內(nèi)部具體模塊的設(shè)計、仿真及物理實現(xiàn)過程，基于設(shè)計的機載電力線載波通信系統(tǒng)測試驗證了本文用FPGA實現(xiàn)的調(diào)制解調(diào)器的正確性和有效性。通過不同線長、不同幅值和不同頻率干擾情況測試，驗證所設(shè)計通信系統(tǒng)滿足了誤碼率設(shè)計需求，信道波特率為115.2 kbps時，誤碼率低于10。