4H-SiC 臺階型溝槽MOSFET 器件

張 躍,張 騰,黃潤華,柏 松

(南京電子器件研究所 寬禁帶功率半導體器件國家重點實驗室,江蘇 南京 210016)

相比雙極性晶體管,功率MOSFET 作為一種電壓控制型器件具有輸入阻抗高、開關時間短、功率密度大以及柵極驅動電路簡單等優點[1],被廣泛應用于電力電子功率轉換系統中[2]。

電力電子系統的發展對更低導通損耗、更高工作頻率、更高擊穿電壓的新型電力電子器件的需求更加迫切[3]。傳統的硅材料器件制作工藝成熟,但材料本身性能限制了硅器件在極端工作環境下的應用[4]。相比硅材料,SiC 材料具有更大的禁帶寬度、更高的擊穿電場和熱導率,成為制作能夠適應極端環境的大功率器件的最重要半導體材料之一[5]。

SiC 槽柵MOSFET(UMOSFET)器件采用了槽柵結構,導電溝道由橫向改為縱向,有效節約了器件面積,并且消除了JFET 效應,使得比導通電阻得到降低[6]。1994 年,Palmour 等首次報道制備了擊穿電壓為330 V、比導通電阻為33 mΩ·cm2的SiC UMOSFET 器件[7],通過外延生長形成溝道區域(P-well)和源區(N+),通過深槽刻蝕工藝形成柵區。這種槽柵結構沒有JFET 區,可以有效減小導通電阻,然而UMOS 器件槽柵底部和拐角處電場集中,對器件可靠性有著不利影響[8]。文獻[9～11]提出了幾種保護柵氧化層的屏蔽結構,這些結構雖然可以減小柵氧化層尖峰電場,但會使得比導通電阻增大。

本文在盡量減小柵氧化層尖峰電場的前提下,對SiC UMOSFET 器件的擊穿電壓和導通電阻進行優化設計研究。以上SiC UMOSFET 器件的溝槽均為U 型溝槽,U 型溝槽的問題是底部只有兩個拐角,在關斷狀態下拐角處的柵氧化層電場集中,易發生擊穿。故本文提出一種臺階狀溝槽型SiC MOSFET 器件,將溝槽底部設計成臺階狀,并對臺階數量、寬度、深度等參數進行拉偏,通過TCAD 軟件進行優化仿真,顯示了臺階溝槽各項結構參數對擊穿電壓(BV)、比導通電阻(Ron,sp)以及柵氧化層尖峰電場(Eox)的影響。并進行了形成臺階的相關實驗,得到了一種制備形貌良好的臺階的可行性方案,并基于此給出了臺階狀溝槽型SiC MOSFET 器件的工藝流程。

1 器件結構

傳統的UMOSFET 器件(UMOS)與臺階狀溝槽型SiC MOSFET 器件(Step UMOS)結構如圖1 所示。兩種結構元胞尺寸均為5 μm。兩種結構的N+源區和Pbase 區參數相同,N+區摻雜濃度2×1019cm-3,P-base區摻雜濃度2×1017cm-3。溝道區域柵氧化層厚度約為50 nm,溝道長度0.6 μm。兩種器件N 漂移區厚度均為5 μm,摻雜濃度均為8×1015cm-3。溝槽深度1.3 μm,溝槽寬度1.2 μm。

圖1 (b)所示為臺階狀溝槽型SiC MOSFET 器件結構示意圖,可看到溝槽底部拐角被設計成臺階狀。為便于計算,臺階的深度與寬度設計為同一值w1。另外圖1 (b)所示的臺階狀溝槽型SiC MOSFET 器件溝槽總深度與圖1 (a)所示的傳統UMOS 器件溝槽深度相同,均為1.3 μm,溝槽總寬度也均為1.2 μm。在后續仿真中會對臺階數量進行拉偏,由于溝槽總深度、總寬度不變,故隨著臺階數量的增加,w1會隨之變小。

圖1 (a) 傳統UMOS 結構;(b) 臺階型UMOS 結構Fig.1 Schematic cross-sectional structures of (a)traditional UMOS and (b) step UMOS

首先考慮臺階狀溝槽型SiC MOSFET 器件可實現的工藝流程。臺階狀溝槽型SiC MOSFET 器件與傳統UMOS 器件工藝流程的最大區別在于,臺階狀溝槽型SiC MOSFET 器件需要在溝槽底部再形成一個或多個小溝槽。Baliga 等提出過一種通過高劑量離子注入將溝槽底部的SiC 打成非晶態,再通過濕法刻蝕SiC 形成更深的臺階的方法[12]。基于此,進行了相關實驗,首先利用感應耦合等離子體刻蝕(ICP)技術形成溝槽,再在溝槽側壁生長一層多晶硅側墻,側墻的厚度由期望得到的臺階寬度決定,隨后對溝槽底部進行高能離子注入,注入離子種類為Al,通過SRIM 軟件進行離子注入仿真,離子注入的能量劑量如表1 所示,得到了離子注入后的濃度分布,如圖2 所示。完成注入后,進行濕法腐蝕并去除多晶硅側墻,得到的結構如圖3 所示。由圖3 可見,在溝槽底部形成了一個形貌良好的臺階,ICP 刻蝕形成的溝槽與濕法腐蝕形成的臺階均基本沒有微溝槽,且拐角較圓滑。另外,由于Al 離子注入劑量相當高,故在濕法腐蝕形成的臺階附近還殘留有部分Al 離子,這部分Al 離子可形成P 區,在關斷狀態下起到減小柵氧化層尖峰電場的作用。如果想形成不止一個臺階,只需在第一次濕法腐蝕形成的臺階內再次生長多晶硅側墻,并重復以上步驟即可。以上給出了臺階狀溝槽型SiC MOSFET 器件的臺階生長可行性方案。

圖2 Al 離子注入后摻雜分布曲線Fig.2 Doping profile after Al ion implantation

圖3 臺階生長SEM 剖面圖Fig.3 SEM cross-section of step growth

表1 Al 離子注入能量劑量組合Tab.1 Implantatiom energy and dose of Al ion

基于上述臺階生長方案,圖1 (b)所示臺階狀溝槽型SiC MOSFET 器件的工藝制造流程如下:

(1)在N+襯底上生長一層5 μm 厚的N 型外延層,濃度8×1015cm-3,如圖4 (a)所示。

(2)在N 型外延層上通過離子注入形成P-base區,如圖4 (b)所示。

(3)通過離子注入形成N+源區和P+源區,如圖4(c)所示。

(4)ICP 刻蝕形成溝槽,如圖4 (d)所示。

(5)在溝槽內生長多晶硅側墻,側墻厚度由期望得到的臺階寬度決定,如圖4 (e)所示。

(6)對溝槽內進行高能離子注入,離子種類為Al,隨后進行濕法腐蝕形成臺階,并去除多晶硅側墻,如圖4 (f)所示。

(7)熱氧化并淀積SiO2,再進行NO 退火,形成約50 nm 厚的柵氧化層,如圖4 (g)所示。

(8)化學氣相沉積多晶硅形成柵極,隨后淀積隔離介質并開孔,再蒸發金屬Ni 并剝離,RTA 快速退火形成歐姆接觸,如圖4 (h)所示。

圖4 臺階型UMOS 器件工藝流程Fig.4 Proposed fabrication process steps for step UMOS

2 仿真與討論

2.1 臺階結構參數優化

選擇TCAD 軟件進行優化仿真,用到的模型包括Auger 復合模型、Shockley -Read -Hall 復合模型、IMPACT SELB 模型等。

首先對臺階狀溝槽型SiC MOSFET 器件的臺階數量(指濕法腐蝕形成的臺階)、臺階深度及寬度(w1)進行優化仿真。由于溝槽總深度、總寬度保持不變,故臺階數量增大會導致w1變小。當臺階數量為1 時,w1取0.3 μm。當臺階數量為2 時,w1取0.2 μm。當臺階數量為3 時,w1取0.15 μm。當臺階數量為5 時,w1取0.1 μm。對這四種情況下的臺階狀溝槽型SiC MOSFET 器件元胞結構進行優化仿真。

對四種情況下的擊穿特性進行仿真,結果如圖5所示。當w1分別為0.3,0.2,0.15 及0.1 μm 時,器件擊穿電壓BV 分別為900,915,930 及945 V,可以看到BV 在緩慢增大。四種情況下的關斷狀態電場分布如圖6 所示。由圖6 可見,當w1分別為0.3,0.2,0.15 及0.1 μm 時,柵介質拐角附近的柵氧化層承受了尖峰電場,隨著w1的減小,臺階數量增加,對柵氧化層尖峰電場Eox的緩解作用加強,因此Eox從8.31 MV/cm 降至6.48 MV/cm。

圖5 不同w1對應的擊穿特性曲線Fig.5 Breakdown characteristic curves corresponding to different w1

圖6 不同w1對應的關斷狀態電場分布Fig.6 Off-state electric field distributions corresponding to different w1

再對四種情況下的正向導通特性進行仿真,當w1分別為0.3,0.2,0.15 及0.1 μm 時,器件比導通電阻Ron,sp分別為1.28,1.44,1.56 及1.68 mΩ·cm2。隨著w1的減小,Ron,sp逐漸增大,為解釋此現象,給出了不同w1時的導通狀態電流密度分布,如圖7 所示。由圖7 可見,對不同w1,導通路徑均是從溝道向下,沿著臺階底部及側壁,直至最下方臺階的底部,導電通道變長使得電阻變大。另外,圖7 中P-base 區下方的藍色線是P-base 區與N 漂移區形成的耗盡區邊界,可以看到從圖7 (a)到圖7 (d),隨著w1的減小,耗盡區邊界向溝槽下方擴展,這對正向電流密度也有一定影響。

圖7 不同w1對應的導通狀態電流密度分布Fig.7 On-state total current density distributions corresponding to different w1

采用FOM 指數來判定器件擊穿電壓與比導通電阻之間折中關系的優劣,表達式如下:

表2 為不同w1對應的BV、Ron,sp及FOM值。由表2可見,w1為0.3 μm 時,FOM值最高,為633 MW/cm2。

表2 不同w1對應的擊穿電壓、比導通電阻及FOM 值Tab.2 The BV, Ron,sp and FOM corresponding to different w1

2.2 兩種結構對比

對傳統UMOS 器件與臺階狀溝槽型SiC MOSFET器件的特性進行對比。由表2 知w1為0.3 μm 時,臺階狀溝槽型SiC MOSFET 器件的FOM 值最高,故w1取0.3 μm。

兩種結構的擊穿特性曲線如圖8 所示。傳統UMOS 器件與臺階狀溝槽型SiC MOSFET 器件的BV分別為780 和900 V。兩種結構關斷狀態的臨界電場如圖9 所示。傳統UMOS 器件Eox為9.45 MV/cm,而臺階狀溝槽型SiC MOSFET 器件的Eox為8.31 MV/cm,相比傳統UMOS 器件,臺階狀溝槽型SiC MOSFET 器件的Eox減小了12%。不同VGS下,兩種結構的輸出特性曲線如圖10 所示。當VGS為20 V 時,傳統UMOS器件與臺階狀溝槽型SiC MOSFET 器件的Ron,sp分別為1.01 和1.28 mΩ·cm2,經計算,二者的FOM 值分別為602 和633 MW/cm2,相比傳統UMOS 器件,臺階狀溝槽型SiC MOSFET 器件的FOM 值增大了5.1%。

圖8 兩種結構擊穿特性曲線Fig.8 Breakdown characteristic curves for these two structures

圖9 (a) 傳統UMOS 結構和(b) 臺階型UMOS 在關斷狀態電場分布Fig.9 Off-state electric field distributions for(a) traditional UMOS and (b) step UMOS

圖10 兩種結構輸出特性曲線Fig.10 I-V characteristic curves for these two structures

3 結論

本文提出了一種4H-SiC 臺階狀UMOS 器件。利用TCAD 軟件對臺階結構參數進行了優化仿真,最終選擇臺階數量為1、w1為0.3 μm 的條件,此時臺階狀UMOS 器件BV 為900 V,Ron,sp為1.28 mΩ·cm2,Eox為8.31 MV/cm,與傳統UMOS 器件相比,將Eox減小了12%,FOM 值提升了5.1%。同時給出了形成臺階的一種可行性方案,并給出了實驗結果。結果表明,側墻生長加濕法腐蝕的方法可形成形貌良好的臺階。