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多頻段復(fù)雜干擾信號模擬源設(shè)計

2022-04-29 05:43:16冉,馬
科技創(chuàng)新與應(yīng)用 2022年10期
關(guān)鍵詞:信號

朱 冉,馬 杰

(1.北京化工大學(xué),北京 100000;2.西北工業(yè)大學(xué),陜西 西安 710000)

1 北斗衛(wèi)星系統(tǒng)

北斗衛(wèi)星導(dǎo)航系統(tǒng)由空間段、地面段和用戶終端三部分構(gòu)成。

北斗系統(tǒng)的空間段由若干地球靜止軌道衛(wèi)星、中圓地球軌道衛(wèi)星和傾斜地球同步軌道衛(wèi)星組成,實現(xiàn)全球組網(wǎng)。地面段由主控站、注入站和監(jiān)測站等若干地面站組成。主控站作為地面監(jiān)控部分的主要控制臺,主要負(fù)責(zé)對衛(wèi)星導(dǎo)航系統(tǒng)龐大數(shù)據(jù)采集計算并轉(zhuǎn)發(fā)至注入站。注入站通過將主控站傳遞的控制信息和衛(wèi)星數(shù)據(jù)校正信息注入到衛(wèi)星存儲系統(tǒng)中,監(jiān)測站對導(dǎo)航衛(wèi)星實施遠(yuǎn)程監(jiān)測,接收信息并傳輸數(shù)據(jù)給主控站,由主控站對數(shù)據(jù)進(jìn)行采集處理,在主控站的調(diào)度下,注入站負(fù)責(zé)完成衛(wèi)星導(dǎo)航電文、廣域差分信息和完好性信息注入,有效載荷的控制管理。用戶終端部分由北斗用戶終端與其他衛(wèi)星導(dǎo)航系統(tǒng)兼容的終端組成,可以充分適應(yīng)于各種領(lǐng)域和行業(yè)的運行需要。

由于北斗衛(wèi)星系統(tǒng)很容易受到外界各種類型的信號干擾,例如GPS的微波傳輸、高壓電線、信號發(fā)射塔和多路徑效應(yīng)等,所以我們在設(shè)計系統(tǒng)時需要借助抗干擾技術(shù)來完善系統(tǒng)性能,維護(hù)信號傳輸?shù)陌踩院头€(wěn)定性。另外由于模擬過程中缺少實際傳輸中的各種可能出現(xiàn)的干擾信號,因此對系統(tǒng)測試時我們需要模擬各類干擾信號,基于這一應(yīng)用我們計劃利用FPGA制作如下的多頻段復(fù)雜干擾信號模擬源。

2 設(shè)計思路概述

多頻段復(fù)雜干擾信號模擬源主要針對衛(wèi)星導(dǎo)航系統(tǒng)星地、星間及站間可能遇到的欺騙式干擾信號進(jìn)行研究,分別建立了調(diào)制干擾、噪聲干擾、欺騙干擾、調(diào)頻干擾及干擾場景的數(shù)學(xué)模型,之后利用FPGA模塊化設(shè)計各部分干擾源。

3 主要技術(shù)參數(shù)

3.1 北斗導(dǎo)航衛(wèi)星系統(tǒng)分析

北斗是全球最早提供三頻信號服務(wù)的衛(wèi)星導(dǎo)航系統(tǒng),而傳統(tǒng)的導(dǎo)航設(shè)備,如GPS采用的是雙頻信號。利用雙頻信號可以降低電離層延遲的影響,但利用三頻信號能夠構(gòu)建更為復(fù)雜的模型以消除電離層延遲的高階誤差。另外,使用三頻信號可改善載波相位模糊度的解算效果,理論上還能夠提高載波收斂速率。

北斗衛(wèi)星距地面大約36 000 km,因此,到達(dá)地球的北斗信號功率很低,所以即便在沒有主動干擾的情況下,北斗衛(wèi)星也不容易發(fā)揮其性能,為此,我們對北斗二號的干擾信號進(jìn)行頻點調(diào)制。

北斗二號在B1、B2和B3三個頻段提供B1I、B2I和B3I三個公開服務(wù)信號的相關(guān)信息。其中,B1,B2,B3頻段的發(fā)射頻率分別為1 561.098 MHz,1 207.14 MHz,1 268.52 MHz。為此,我們在設(shè)計時也將干擾信號于射頻端調(diào)制到對應(yīng)的B1,B2,B3頻點,以此實現(xiàn)最大程度的干擾。

3.2 干擾信號參數(shù)

干擾信號模擬是基于干擾因素與干擾模式分析,模擬產(chǎn)生各種符合需求的干擾類型的過程。本模塊主要對各種干擾類型、干擾因素的模擬進(jìn)行原理、模型的理論分析,為后續(xù)干擾模擬源的設(shè)計與實現(xiàn)奠定理論基礎(chǔ)。

3.2.1 單頻連續(xù)波

頻點:40.92 MHz??稍谏漕l端分別調(diào)制到B1、B2、B3三個頻點。

3.2.2 BPSK調(diào)制信號

調(diào)制帶寬:分別可設(shè)BC/10、BC、BC*3、BP/10、BP、BP*3;其中BC表示民碼帶寬,BP表示軍碼帶寬。

調(diào)制速率:分別可設(shè)1 kHz、2 kHz、5 kHz、10 kHz、20kHz。

3.2.3 線性調(diào)頻信號

調(diào)頻帶寬:BC/10、BC、BC*3、BP/10、BP、BP*3。

調(diào)頻速率:1 kHz、2 kHz、5 kHz、10 kHz、20 kHz。

3.2.4 捷變頻信號

頻率跳變速率:0.01 s、0.05 s、0.1 s、0.5 s、1 s、5 s、10 s。

頻率跳變帶寬:100 MHz、50 MHz、12 MHz、25 MHz。

頻率跳變點數(shù):32、64。

3.2.5 脈沖調(diào)制信號

脈沖周期:0.1~10 μs。

脈沖占空比:0.1~0.5。

4 干擾場景模擬產(chǎn)生技術(shù)

采用模塊化設(shè)計方法,每一種干擾信號分別使用一個模塊來求解,我們首先分析信號的干擾類型及干擾參數(shù)。

對于單頻連續(xù)波,我們對其功率和頻率進(jìn)行分析;對于線性調(diào)頻信號,我們對其調(diào)頻帶寬和調(diào)頻速率進(jìn)行分析;對于BPSK調(diào)制信號,我們分析其調(diào)制帶寬;對于捷變頻信號,研究較為復(fù)雜,我們對其頻率跳變速率、跳變帶寬、跳變間隔及跳變點數(shù)進(jìn)行分析,對于脈沖調(diào)制,我們分析了其脈沖寬度及脈沖周期。對于組合干擾信號,我們分析了干擾信號個數(shù),持續(xù)時間及干擾帶寬。

本設(shè)計中產(chǎn)生的干擾信號主要由單頻連續(xù)波、線性調(diào)頻、BPSK調(diào)制、捷變頻、脈沖調(diào)制以及組合干擾信號幾大模塊組成,如下將依次給出各模塊的設(shè)計思路。

4.1 單頻連續(xù)波干擾信號產(chǎn)生模塊

北斗衛(wèi)星導(dǎo)航系統(tǒng)所受到的干擾可以分為兩類:欺騙型干擾和壓制型干擾。壓制式干擾是指通過發(fā)射功率遠(yuǎn)遠(yuǎn)大于有用信號的干擾信號,使得有用信號被淹沒在干擾信號中,致使接收機(jī)無法有效地接收衛(wèi)星信號,甚至于喪失工作能力;欺騙式干擾則是通過偽造與有用導(dǎo)航信號相似的干擾信號,誤導(dǎo)接收機(jī),使得接收機(jī)不能接收正確的導(dǎo)航信號,對相關(guān)定位信息作出誤判,或是破壞接收機(jī)結(jié)算過程,從而同樣導(dǎo)致衛(wèi)星導(dǎo)航系統(tǒng)無法正常工作。

單頻連續(xù)波干擾信號產(chǎn)生模塊能夠模擬產(chǎn)生北斗系統(tǒng)3個頻點的連續(xù)波信號,用于對北斗終端進(jìn)行以干擾能力較強(qiáng)的壓制式干擾,或以發(fā)送一系列錯誤信號為主的欺騙型干擾。本設(shè)計中此模塊主要由數(shù)字信號處理單元的數(shù)控振蕩器NCO和調(diào)制器兩部分組成。單頻信號的表達(dá)式為:

式中,A為信號的幅值,fo為信號的頻率。

實現(xiàn)時可以使用單象限波形的數(shù)據(jù)存儲接口結(jié)構(gòu)。在這種結(jié)構(gòu)中,基于正余弦波形模型的對稱性,波形塊在存儲器中只需存儲一個象限的余弦波形。相位累加器用于波形尋址的有效A位輸出中,高兩位被用作確定象限,低(A-2)位用來尋址波形存儲器。

頻率控制字K的計算公式為:

式中,fo為輸出信號頻率,fc為系統(tǒng)時鐘頻率。

本設(shè)計中產(chǎn)生40.92 MHz的中頻基帶信號,基帶板卡射頻模塊將其調(diào)制到B1、B2、B3等相應(yīng)的射頻頻段,供2路同時輸出。

4.2 線性調(diào)頻干擾信號產(chǎn)生模塊

線性調(diào)頻干擾信號的主要任務(wù)是產(chǎn)生寬帶均勻頻譜干擾,同時帶寬和調(diào)頻速率可設(shè)。本設(shè)計中此模塊主要由數(shù)控振蕩器NCO、頻率控制存儲器、掃頻方式存儲器和相位控制存儲器等幾部分配合、協(xié)調(diào)產(chǎn)生。

掃頻信號的表達(dá)式為:

式中,fo為掃頻信號的中心頻率,fj為調(diào)頻頻率。

因此可得信號的瞬時頻率為

t用離散的采樣點n代替,△T為頻率增量fj′的更新周期。

可得瞬時頻率函數(shù)為:

由式(5)可知,通過兩級累加器可實現(xiàn)掃頻信號的產(chǎn)生。在相位累加器之前,可以增加一個提供快速頻率變化的頻率累加器。該頻率累加器的輸入控制信息為初始頻率控制字K0以及頻率增量控制字Kj′,控制字的計算公式為:

4.3 BPSK調(diào)制干擾信號產(chǎn)生模塊

BPSK為二進(jìn)制相移鍵控調(diào)制,它通過改變正弦基波和其他相位反轉(zhuǎn)的波形,使其中一方始終為0,另一方始終為1,因此能夠同時傳送接受2值(1比特)的調(diào)制信號。

利用數(shù)字基帶信號s(t)輸入控制開關(guān)電路,選擇不同相位的開關(guān)載波進(jìn)行輸出,即可得到BPSK調(diào)制信號。s(t)可以為單極性NRZ或雙極性NRZ脈沖序列信號。

BPSK信號表達(dá)式:

式中,an的取值為±1,即發(fā)送二進(jìn)制符號1時,an取+1,s(t)取0相位,an的概率為P,g(t)為脈寬為T的單個矩形脈沖。

本設(shè)計中,BPSK信號生成包括碼鐘產(chǎn)生模塊、脈沖序列產(chǎn)生模塊和相位調(diào)制模塊。碼鐘采用DDS的方式實現(xiàn),相位累加器的最高位即為產(chǎn)生的時鐘。頻率控制字的計算方法與式(2)相同。

BPSK調(diào)制將二進(jìn)制的碼流映射為±1,與載波相乘后即可完成BPSK信號的產(chǎn)生。

4.4 捷變頻干擾信號產(chǎn)生模塊

捷變頻信號是指載波的頻率在一定頻帶內(nèi)跳變的信號。頻率跳變方式由某種跳頻圖案(跳頻序列)控制。本設(shè)計中此模塊主要由跳頻時鐘電路、跳頻圖案產(chǎn)生器(又稱偽碼發(fā)生器)、跳頻器、高速D/A變換器和多頻段上變頻器組成。

調(diào)節(jié)時鐘電路可以控制跳頻速率,跳頻是指用偽隨機(jī)碼序列進(jìn)行頻移鍵控,使載波頻率不斷跳變而擴(kuò)展頻譜,跳頻器主要由FPGA內(nèi)部的NCO組成。NCO又由相位累加器(PA)、相位-幅度轉(zhuǎn)換表(ROM)組成。調(diào)節(jié)NCO頻率字,可以調(diào)整跳頻信號帶寬。

4.5 脈沖干擾信號產(chǎn)生模塊

脈沖干擾信號主要由FPGA內(nèi)部的數(shù)控振蕩器NCO和組合邏輯電路組成,用來產(chǎn)生一種突發(fā)的強(qiáng)功率壓制干擾,也可模擬脈沖雷達(dá)干擾信號。我們可以通過計數(shù)器和比較器對脈沖信號重復(fù)周期和脈沖寬度進(jìn)行控制。

周期計數(shù)控制字可表示為:

脈沖寬度計數(shù)控制字可表示為:

式中,TC為脈沖周期,TW為脈沖時間長度。

本設(shè)計中脈沖調(diào)整寬度0.1~10 μs,占空比0.1~0.5,也可以將脈沖寬度和占空比調(diào)制為任意值進(jìn)行比較。

4.6 組合干擾信號產(chǎn)生模塊

組合干擾信號一般可以通過2種以上干擾信號直接相加混合而成,可以在射頻單元或中頻單元混合。為了壓縮硬件資源配置,充分發(fā)揮軟件無線電技術(shù)的優(yōu)勢,本系統(tǒng)將在中頻單元組合,充分發(fā)揮FPGA可編譯、編程功能。

本設(shè)計中包括兩路獨立的射頻通道,每路射頻通道可以根據(jù)用戶設(shè)置,交替地產(chǎn)生各種干擾信號,并且每種干擾信號的帶寬、調(diào)制速率和持續(xù)時間可調(diào)。

5 硬件設(shè)計

北斗衛(wèi)星導(dǎo)航空時域濾波接收模擬抗干擾信號,對干擾信號進(jìn)行跟蹤分析和濾波,從而消除干擾,以保證北斗衛(wèi)星導(dǎo)航系統(tǒng)正常接收不失真信號。

多頻段復(fù)雜干擾信號模擬源板卡的板上資源主要包括以下五種。

(1)DSPs:廣泛采用流水線操作,實現(xiàn)數(shù)字信號處理,應(yīng)用于數(shù)字信號譜分析及語音信號處理、圖像信號處理等方面,在視頻信號采集處理領(lǐng)域起著主要作用。

(2)FPGA:采用邏輯陣列LCA,通過可配置邏輯模塊(CLB),輸入輸出模塊(IOB)和內(nèi)部連線三部分實現(xiàn)目前絕大多數(shù)的信號處理硬件編程和控制。

(3)D/A轉(zhuǎn)換器:將二進(jìn)制數(shù)字離散信號轉(zhuǎn)換成標(biāo)準(zhǔn)模擬量,利用其內(nèi)部復(fù)合混頻器,實現(xiàn)更傳統(tǒng)的基帶I/Q架構(gòu)或鏡像抑制上變頻架構(gòu)。

(4)雙通道模擬正交上變頻芯片采用ADL5375:實現(xiàn)正交信號通過調(diào)制輸入到射頻信號波段。

(5)雙路本振芯片SI4133:獨立輸出本振信號供給兩路上變頻通道。

6 軟件設(shè)計

系統(tǒng)的軟件設(shè)計主要包括FPGA、DSP和上層遠(yuǎn)程控制界面三部分。在DSP芯片上實時運行,選擇合適的干擾信號和干擾場景模式,實現(xiàn)程序的調(diào)試和硬件開發(fā)板的集成,F(xiàn)PGA程序根據(jù)DSP的運行情況,產(chǎn)生中頻域的各種干擾信號,DSP和FPGA芯片同時還完成正交上變頻芯片和本振芯片的配置和參數(shù)傳遞。

其中FPGA程序采用Verilog HDL完成設(shè)計并利用邏輯仿真器進(jìn)行混合設(shè)計和仿真,該程序所實現(xiàn)的功能主要有:

(1)將外部輸入的10 MHz信號倍頻到150 MHz;

(2)配置2個通道頻率綜合器Si4133芯片;

(3)配置DA轉(zhuǎn)換器AD9777;

(4)生成串口收發(fā)模塊;

(5)產(chǎn)生連續(xù)波信號,形成瞄準(zhǔn)式單頻干擾;

(6)產(chǎn)生線性調(diào)頻信號;

(7)產(chǎn)生BPSK調(diào)制信號;

(8)產(chǎn)生捷變頻信號;

(9)產(chǎn)生脈沖調(diào)制信號;

(10)模擬單個或組合干擾場景進(jìn)行仿真。

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