基于負載跟蹤技術的低漏失大電流LDO 的設計

茅欣彧 ,汪西虎, ,姚和平, ,閆兆文,

(1.西安郵電大學 電子工程學院,陜西 西安 710121;2.上海電子線路智能保護工程技術研究中心,上海 201202;3.上海維安電子有限公司,上海 201202)

便攜式電子產品在當代生活中有著廣泛需求,例如手機、智能手機、PAD、MP3 等產品。隨著電子產品性能的進一步提升,LDO 作為它們的供電電源需具有更為寬泛的輸入電壓和更小的漏失電壓以提高工作效率,在中低頻需具有較高的電源抑制比(Power Supply Rejection Ratio,PSRR)以消除前級功率放大器產生的電池電壓紋波,保證良好的音質。針對以上要求,本文設計了一款低漏失高穩定性高PSRR 的LDO。

LDO 由多級放大器級聯而成,環路中存在多個零極點,位于LDO 輸出端的極點動態變化影響環路相位裕度,如何保持環路穩定是設計關鍵[1]。文獻[2]采用ESR 補償功率管輸出極點,通過密勒補償對運算放大器內部極點進行補償,但ESR 補償只能在固定范圍內進行補償,密勒補償電容面積大,低頻PSRR 較低。文獻[3]通過一種電流模式方法,建立左半平面零點,抵消低頻極點,但會消耗額外的電流,增加功耗。

本文采用負載跟蹤技術對環路進行補償。通過高精度采樣網絡,控制工作在深線性區的MOS 管柵極電壓,將該MOS 管等效為可變電阻,與頻率補償電容串聯接入環路,對動態極點進行補償。同時設置負載電流監測電路,精準控制MOS 管等效電阻阻值。為進一步提高環路穩定性,緩沖級采用阻抗衰減緩沖器,降低緩沖級輸出阻抗,在單位增益帶寬積內具有足夠大的相位裕度。

1 傳統的LDO 結構

圖1 為傳統LDO 結構,由基準電壓(VREF)、誤差放大器(Error Amp,EA)、緩沖器(Buffer)和功率管PMOS 組成,電阻RF1和RF2為反饋電阻,RL和CL分別為負載電阻和負載電容,RESR為ESR 電阻。在結構形式上,LDO 屬于電壓串聯負反饋電路,具有輸出電壓穩定、輸出電阻小、驅動能力強的特點[4-5]。反饋電壓VFB與基準電壓經過誤差放大器進行比較,通過調整控制功率管柵極電壓,對輸出電壓VOUT和負載電流IOUT進行控制。由于內阻和寄生電容的存在,環路中的極點分別位于誤差放大器輸出端、功率管柵極和LDO 輸出端:

圖1 傳統LDO 結構Fig.1 Traditional LDO structure

式中:rOEA是誤差放大器輸出端的輸出阻抗;CBuf是緩沖器輸入端等效電容;rOBuf是緩沖器的輸出阻抗;CP是功率管柵極的輸入電容;rout是LDO 輸出端的等效電阻。為了提高環路的穩定性,要求rOEA和CP都要很小,保證極點P1和P2處于遠離單位增益頻率的高頻位置。然而隨著rOEA的減小,環路增益下降,LDO 電壓輸出精度受到影響;同時,減小CP需要減小調整管的尺寸,這將使得LDO 不能滿足低漏失、驅動大負載電流的特性需求。

2 電路設計

本文設計的低漏失大電流LDO 采用負載跟蹤技術。主要由以下模塊構成:誤差放大器、阻抗衰減緩沖器、電流監測模塊、動態零點補償模塊、采樣管和功率管,電路結構如圖2 所示。

圖2 負載跟蹤補償方案的LDO 結構Fig.2 LDO structure of load tracking compensation scheme

在此設計中,采用N 型MOS 作為功率管,VIN為其供電,相較于文獻[6]使用電荷泵為NMOS 柵極供電,該方法節約面積,減小電路冗余度,可獲得低漏失電壓、大輸出電流特性。補償方案采用新穎的負載跟蹤補償方案,同時添加負載電流監測電路,保證重載下動態零點更好地追蹤輸出極點;采用阻抗衰減緩沖器進一步減小緩沖器的等效輸出電阻。

2.1 低漏失高穩定性LDO 電路設計

本文提出的LDO 結構圖,由誤差放大器、采樣電路、負載電流監測電路和零點-極點跟蹤補償電路組成,如圖3 所示。

圖3 提出的LDO 具體電路Fig.3 The proposed LDO specific circuit

誤差放大器采用兩級運放結構,相比于折疊式運放與套筒運放,兩級運放的功耗和噪聲較低[7]。第一級采用差分放大器,NMOS 和PMOS 作為輸入對管都可以確保合適的工作點,但由于誤差放大器中差分輸入對管的閃爍噪聲在LDO 輸出噪聲中占主導地位,選擇閃爍噪聲更小的PMOS 作為輸入級[8]。在中頻段,即誤差放大器主極點和帶寬之間的頻段處,主極點對PSRR 造成影響,PSRR 在主極點處開始衰減,且PSRR 隨著頻率的增加越來越差。為保證該頻段處的PSRR,將極點PEA1推離原點。

傳統PMOS 管輸入差分放大器增益為:

輸出端極點為:

輸入對管M2、M3 漏極間跨接電阻R1,該級增益可表示為:

第一級運放輸出端極點變為:

其中,R1/2 遠小于ro3,R1/2 遠小于ro5,運放輸出端變為低阻節點,極點PEA1遠離原點。該方式相較于傳統的前饋紋波消除技術降低功耗[9],不需要大的帶寬,避免對頻率補償造成影響。相較于主極點處于LDO 輸出端,更利于環路補償[10]。如圖4 所示,PSRR 會在較高的頻率處開始衰減。

圖4 主極點對PSRR 的影響Fig.4 Influence of primary pole on PSRR

第二級為共源極放大器,輸出為高阻節點,為環路提供主要增益,放大輸出擺幅。緩沖器采用阻抗衰減跟隨器結構,M17 與源極跟隨器M16 輸出并聯形成負反饋結構,有效減小了源跟隨器的輸出電阻rOBuf[11]。

當負載電流增加時,源跟隨器M16 輸入電壓恒定,輸出電壓增加時,流過M16 的電流增大,使得R4兩端的電壓增大,最終M17 管的電流增加,進一步減小了源跟隨器的輸出電阻。需要強調的是,R4阻值要足夠大以保證負反饋M17 管在不同負載條件下都處于導通狀態。源跟隨器的輸出阻抗為:

阻抗衰減跟隨器的輸出阻抗為:

由式(8)、(9)對比可知,阻抗衰減跟隨器可以大大降低緩沖級的輸出阻抗rOBuf。

負載跟蹤補償電路由采樣電路、補償電路、負載電流監測電路構成。采樣電路由采樣管MS、功率管MN、M19～M23 管構成的運放和尺寸相同的M14、M18 管組成。運放和M18 管為正反饋增益buffer,鉗位MS和MN的源極電壓,因此MS和MN的三端電壓均相等。該種電流采樣結構與常用的電阻網絡相比,溫漂小,采樣精度高,采樣電流IOUT_S由下式給出:

式中:(W/L)Ms和(W/L)MN分別為采樣管MS和功率管MN的寬長比。

電流鏡將采樣電流IOUT_S拷貝到M8～M9 支路,以控制MOS 管MZ的柵極電壓,MZ和CZ產生的零點,其中M8～M9 支路電流I8,9為:

控制MZ管柵極電壓為:

補償過程中,MZ管等效電阻RZ與負載電流的關系可結合式(10)～(12)得出:

由式(13)可看出,RZ與負載電流成反比,所得零點可跟蹤功率管輸出端極點進行補償。

M11～M13 管組成負載電流監測電路,通過電流鏡拷貝M10 上采樣電流,與偏置電流比較來控制M12,使得MZ柵極電壓緩慢變化,更好地控制動態零點。

I12上的電流為:

式中:μP為電子遷移率;COX為柵氧化層電容;VTHP為PMOS 管的閾值電壓。負載電流監測環路中M13 的柵端極點PM13為:

式中:gm13為M13 的跨導;CM13為寄生電容。隨著M12 抽走部分電流,M13 的跨導減小,極點PM13會隨負載電流增大進入帶寬內,設置R3、C1構成零點對其進行補償,擴展采樣電流監測環路帶寬,提高響應速度。

2.2 穩定性分析

圖5 為設計LDO 的等效小信號模型。

圖5 LDO 小信號等效電路Fig.5 The small signal equivalent circuit

LDO 主環路的小信號等效模型中gm1、gm2和gmn分別為差分放大器、共源極放大器、緩沖級和功率管MN的跨導,Rout為輸出端等效電阻。

β為反饋系數:

如前節所述,超級跟隨器的輸出為低阻節點,且在LDO 的整個負載范圍內均遠高于帶寬,因此在下面環路穩定性的討論中忽略此處極點。環路傳輸函數極點推導得出:

由式(18)可知,環路增益為負,輸出電壓調節為負反饋。此外,分母為四階多項式,即環路中存在一個零點與四個極點:

由于C2遠大于CZ,Ro2遠大于RZ,極點P2在單位增益帶寬外,對環路穩定性沒有影響。同樣,由于Ro1很小,使得極點P3在帶寬之外可以忽略,極點P0可近似為:

式(18)中H(s)可近似為:

式(30)、(31)分別為H(s)的主極點和次極點。

環路中零極點位置如圖6 所示。

圖6 環路零極點分布Fig.6 Loop zero pole distribution

由于LDO 設計的最大負載電流為500 mA,Rout變化單位較大,次極點位置動態變化。因此,需要在不同負載電流條件下研究環路穩定性。重載時,Rout非常小,極點P1處在高頻段,環路近似于單極點系統。空載時,P1向低頻移動,零點Z0對其進行補償,環路保持穩定。

3 仿真結果及分析

電路采用0.18 μm CMOS 工藝,基于Cadence 仿真平臺對電路性能進行仿真驗證。圖7 為LDO 的版圖設計。

圖7 LDO 版圖設計Fig.7 The design of LDO layout

電源VIN電壓為1.5 V,輸出電壓為1.2 V,LDO 分別在1,150 和500 mA 負載電流下的頻率穩定性如圖8 所示。仿真結果表明,重載下,環路中僅有一個極點,相位裕度約為83°,與理論分析一致。輕載下,通過負載跟蹤補償結構,穩定性得到改善,相位裕度為52°。負載電流在1～500 mA 范圍內,相位裕度均能滿足要求,電路穩定性較好。

圖8 不同負載電流下的頻率穩定性。(a)增益;(b)相位裕度Fig.8 Frequency stability under different load currents.(a) Gain;(b) Phase margin

LDO 在輸出電壓1.2 V,負載電流150 mA 時,不同工藝角下VIN和VBIAS的PSRR 曲線如圖9 所示。可以看出VIN的PSRR 均為85 dB 左右,VBIAS的PSRR 均為90 dB 左右,LDO 具有較高的PSRR。

圖9 不同工藝角下電路的PSRR。(a)VIN的PSRR;(b) VBIAS的PSRRFig.9 PSRR of the circuit under different process corners.(a)PSRR of VIN;(b) PSRR of VBIAS

圖10 和圖11 分別為LDO 線性調整率和負載調整率的仿真,仿真結果表明:LDO 在1.2 V 輸出電壓下,線性調整率為0.01%/V,負載調整率為0.4 mV。

圖10 線性調整率Fig.10 Line regulation

圖11 負載調整率Fig.11 Load regulation

本文設計的LDO 與文獻[12]和文獻[13]仿真結果比較如表1 所示,在更大的負載驅動電流下,本設計具有更好的穩定性與PSRR。

表1 LDO 功能參數對比Tab.1 LDO functional parameter comparison

4 結論

本文中LDO 采用負載跟蹤補償技術實現了全負載范圍內環路的穩定,保證1 kHz 時有較高的PSRR,輸出電壓穩定。文中詳細介紹了LDO 環路補償原理和電路結構的設計,基于0.18 μm CMOS 工藝完成了電路仿真以及版圖的設計。電路最大負載電流可達500 mA,仿真結果表明,全負載范圍內LDO 環路的相位裕度均大于52°,電路具有較小的負載調整率和線性調整率,滿足便攜式電子設備的電源需求。