基于MIPI 規范的從端D-PHY 數字電路設計*

張自豪，趙建中，周玉梅

(1.中國科學院微電子研究所，北京 100029；2.中國科學院大學，北京 100049)

0 引言

早在2003 年，ARM、諾基亞、德州儀器和意法半導體四家公司就預見了智能、多媒體手機的廣闊市場前景，成立了移動產業處理器接口(Mobile Industry Processor Interface，MIPI)聯盟[1]。目前，所有主要的芯片廠商使用MIPI 規范，所有智能手機都至少使用一種MIPI 規范。串行顯示接口(Display Serial Interface，DSI)協議是MIPI 聯盟推出的針對高速顯示接口的規范[2]，多用于移動終端系統[3]，其特點是高速、靈活和低功耗[4]。DSI 協議架構的最低層是物理層(Physical Layer，PHY)，規范了發送端(主端)和接收端(從端)通道的電學特性和通道建立時的時序要求[5]。D-PHY 規范是一種常用的兼容DSI 協議的物理層規范[6]。

D-PHY 一般包含一個時鐘通道，一到四個數據通道，主要的工作模式有高速(High Speed，HS)模式、低功耗(Low-Power，LP)模 式[7]。高速模式下，D-PHY 通道采用差分點對點傳輸，提供源同步時鐘，數據傳輸采用突發式(Burst)傳輸，單通道數據傳輸速率最高支持1.5 Gb/s(D-PHY v1.1 規范)，主要用于傳輸高速的圖像、視頻數據流。低功耗模式下，D-PHY 只有通道0 工作，通道無端接，數據傳輸低速且可間斷，是一種異步通信模式[8]，通道數據傳輸速率最高支持10 Mb/s(D-PHY v1.1 規范)，主要用于傳輸控制和狀態信號事務。

本設計主要關注以下問題的研究：(1)低功耗模式下，是異步通信模式，如何實現數據的采樣以及滿足低功耗要求；(2)高速模式下，D-PHY 時鐘最高達到1.5 GHz，如何滿足電路時序要求和四通道之間數據的對齊。

1 從端D-PHY 規范

D-PHY 是DSI 協議的最低層次，有主端和從端之分，圖1 所示為從端D-PHY 單通道架構圖，包含高速接收功能模塊(HS-RX)、低功耗功能模塊(LP-RX)和沖突檢測功能模塊(LP-CD)。本設計的從端D-PHY 包含一個時鐘通道和四個數據通道，其中時鐘通道只工作在高速模式和超低功耗模式；數據通道只有通道0 支持所有的模式，其他三個通道只有高速模式和超低功耗模式。

圖1 從端D-PHY 單通道架構圖

傳輸線Dp、Dn 在高速模式下為差分小信號，在低功耗模式下為單端全擺幅信號[9-10]。D-PHY 規范將Dp、Dn編碼成不同的通道狀態，如表1 所示。

表1 D-PHY 通道狀態

1.1 從端D-PHY 低功耗模式

低功耗模式主要傳輸DSI 協議規定的控制命令和狀態信息。D-PHY 復位之后處于低功耗模式，并且在D-PHY 進入高速模式之前，需要低功耗電路提前工作，將高速驅動電路使能以及端接電路使能打開，才能建立穩定可靠的高速傳輸連接。低功耗模式電路主要功能為：模擬前端進行模擬單端信號Dp 和Dn 的有效接收，并輸出正確的邏輯電平給數字電路。數字電路通過Dp和Dn 的邏輯電平值，進行不同的時序控制和邏輯組合。

通過檢測Dp、Dn 線路上的邏輯電平，D-PHY 首先通過一段引導碼(Entry Code)進入低功耗模式，D-PHY規范規定的低功耗模式引導碼為：LP11→LP10→LP00→LP01→LP00。之后，D-PHY 根據不同的8 bit 進入命令碼(Entry Command)進入到不同的低功耗模式，低功耗模式可細分為三種模式：低功耗傳輸模式(Low-Power Data Transmission，LPDT)、超低功耗模式(Ultra-Low Power State，ULPS)和復位模式(Reset-Trigger)。對應關系如表2 所示。

表2 進入命令碼

低功耗模式下的8 bit 進入命令碼和8 bit 低速數據是通過對Dp、Dn 邏輯電平進行空格-獨熱碼(Spaced-One_Hot)解碼得到的?？崭癃殶岽a是一種特殊的編碼方式，它使用2 組LP 狀態值來表示數據“0”和數據“1”，每個Mark 狀態緊鄰一個Space 狀態，即Mark1(LP10)和Space(LP00)表示數據“1”，Mark0(LP01)和Space(LP00)則表示數據“0”。

1.2 從端D-PHY 高速模式

D-PHY 在高速模式下主要傳輸高速的圖像和視頻數據流，數據傳輸采用Burst 傳輸方式，D-PHY 規范規定一次Burst 傳輸的最低有效數據為1 Byte。為了協助從端進行高速數據流的同步，D-PHY 規范規定主端在傳輸有效數據之前，必須先發送8 位的幀頭同步碼(Sync碼)，有效數據傳輸結束后再發送一段尾流碼(Trailer碼)。規范規定的8位Sync碼為0001_1101，Trailer 碼 為最后一位有效數據的反相，為全“0”或者全“1”。

在Burst 高速數據傳輸時，通過檢測Dp、Dn 線路上的邏輯電平，D-PHY 首先通過一段引導碼進入高速模式，D-PHY 規范規定的高速模式引導碼為：LP11 →LP01 →LP00，進入到高速模式之后，Dp、Dn 線路電壓的擺幅降低，以差分形式工作，此時線路的端接并不能保證能穩定工作，所以D-PHY 規范規定發送端在進入高速模式以后先發一段時間(Ths-zero)的HS-0 數據，再接著發送Sync碼、有效Burst 載荷數據和trailer 碼。不傳輸burst 高速數據時，Dp、Dn 維持在STOP 通道狀態。

2 從端D-PHY 電路實現

從端D-PHY 是一個數模混合電路，主要功能是通過差分Dp、Dn 通道線路，接收從主端發送來的串行比特流(bit)數據，將模擬信號轉換為數字信號，解串出并行有效數據，并進行數據幀頭同步檢測，再將幀同步后的數據以字節(Byte)的形式傳給協議上層。從端D-PHY電路架構圖如圖2 所示。

圖2 從端D-PHY 電路架構圖

2.1 低功耗模式下異步時鐘

D-PHY 在低功耗模式下是一種異步通信模式，數據通道的傳輸不依賴于時鐘通道。對于異步信號的采樣，一般來說要滿足采樣時鐘頻率至少是異步信號變化速率的1.5 倍[11]。文獻[1]采用外掛40 MHz 本地時鐘對Dp、Dn 通道狀態進行過采樣。低功耗模式下，數據傳輸是低速、可間斷的，外掛一個過采樣時鐘顯然會增加電路的動態功耗，并且額外消耗了系統資源。引導碼和Spaced-One-Hot 的編碼特點是：兩次通道狀態傳輸之間會發送一次Bridge 狀態或者Space 狀態，其值都為LP00，本設計根據這一特點提出了一種低功耗模式下異步時鐘生成電路，可實現異步數據的有效采樣。此異步時鐘只在Dp、Dn 變化時才會跳變。實現方式如下：通過調用工藝庫里的標準延時單元DLY4X1，分別將Dp、Dn 延時后的信號Dp′、Dn′和Dp、Dn 相異或得到clk_p 和clk_n，再將clk_p 和clk_n 相或再反相得到異步時鐘clk_esc。電路設計如圖3 所示。

圖3 異步時鐘生成

2.2 低功耗模式電路實現

低功耗模式電路如圖4 所示。低功耗模式控制通路的主要功能是保證從端D-PHY 通過異步時鐘clk_esc能夠采樣到正確且對應的引導碼，進入正確的工作模式，由D-PHY 一個狀態機 (Finite State Machine，FSM) 來控制，通過檢測不同的線路電平進入不同的狀態，狀態轉移圖如圖5 所示。

圖4 低功耗模式電路圖

圖5 低功耗模式狀態轉移圖

D-PHY 復位結束之后，處于STOP 狀態，打開低功耗接收機進入線路電平檢測模式，之后根據不同的引導碼進行狀態跳轉，其中ESC_CMD 為進入命令碼判斷狀態，8 bit 進入命令碼由數據通路給出；低功耗模式下，當再次檢測線路電平為LP11 時，D-PHY 回到STOP 狀態，等待下一次低功耗傳輸。

數據通道進行Spaced-One-Hot 的解碼，輸出進入命令碼，并且在LPDT 模式下輸出8 bit 的低速數據。數據通道的實現電路如圖5 所示，State_Ctrl 為狀態機控制模塊，在ESC_CMD 和LPDT 狀態下進行計數和Spaced-One-Hot 解碼，分別由Data_Cnt 和Data_Decode 模塊實現，其中Data_Cnt 是一個4 位二進制計數器，控制Data_Decode模塊，實現8 比特的數據輸出。

2.3 高速模式電路實現

D-PHY 在高速模式下采用同步通信機制，提供源同步的時鐘通道和數據通道。高速模式下的時鐘是一種DDR 時鐘。本設計采用四個數據通道實現，由于工藝角偏差和路徑延時，四通道之間的數據偏差必須進行精確的測算，在設計過程中采取一定的預估考量方式。

本設計根據以往的數?；旌想娐吩O計經驗，將高速模式數模電路的功能劃分如圖所示。DDR 時鐘的分頻以及四通道數據的串并轉換由模擬電路實現，模擬電路使用分頻時鐘將四通道8 bit 并行數據打出。數字電路實現高速模式的進入退出時序控制以及各個通道的有效數據Sync 碼檢測。采用此功能架構劃分，模擬電路通過后仿真可以十分精確地得到四通道之間的數據偏差，通過搭建模擬電路Verilog 模型，將通道之間的偏差信息反標進去，供數字電路進行仿真驗證分析。另外，時鐘分頻和串并轉換功能由模擬電路實現，則不用將4 通道高速時鐘全部輸出給數字部分，只需輸出一路分頻后的低速時鐘即可，降低了數字電路的時序約束。

2.3.1 時鐘通道高速模式實現

D-PHY 時鐘通道只在需要進行高速Burst 數據傳輸時才使能，為了節省功耗，其他時間都只工作在超低功耗模式。所以相較于數據通道，時鐘通道的具體實現電路相對簡單。時鐘通道的時序控制由一個狀態機控制，通過檢測單端Dp、Dn 線路電平，時鐘通道通過引導碼LP11→LP01→LP00 進入高速模式，此時需打開時鐘通道的高速端接使能，端接建立完成后，Dp、Dn 為高速差分信號，接收高速DDR 時鐘，高速傳輸結束后，D-PHY 斷開端接，單端Dp、Dn 信號維持LP11 狀態，時鐘通道回到STOP 狀態。非高速傳輸模式下，時鐘通道通過引導碼LP11→LP10→LP00→LP01→LP11 進入和退出超低功耗模式。時鐘通道狀態機如圖6 所示。

圖6 時鐘通道狀態轉移圖

2.3.2 數據通道高速模式實現

對于數據通道，時序控制由一個狀態機實現，如圖7所示。通過檢測單端Dp、Dn 線路電平，D-PHY 通過引導碼LP11→LP01→LP00 進入高速模式，此時需打開數據通道的高速端接使能，端接建立完成后，Dp、Dn 為高速差分信號，接收高速差分數據。模擬電路將差分串行數據解串成8 bit 并行數據，數字電路進行并行數據的Sync 碼幀頭檢測，檢測到并行數據的幀頭以后，接下來的才是有效的載荷數據。高速傳輸結束后，D-PHY 斷開端接，單端Dp、Dn 信號維持LP11 狀態，數據通道回到STOP 狀態。

圖7 數據通道高速模式狀態轉移圖

同步Sync 碼的檢測由Sync_Detector 電路實現，電路示意圖如圖8 所示，sync_in 是模擬電路串并轉換輸出的未對齊的8 bit 并行數據，其中，8 位Sync 碼可能剛好存在于1 byte 的數據中或者連續2 byte 數據之間。Reg1～3是級聯的8 位D 觸發器，采用“滑動窗口”檢測的方式判斷Reg1 和Reg2 連續2 byte 數據中Sync 碼的位置，檢測成功后生成位置標記信號，再將Reg2 和Reg3 對應位置的數據做一次拼接，得到幀同步后的8 bit 對齊數據sync_out。

圖8 Sync 碼檢測電路圖

3 電路仿真與邏輯綜合

3.1 從端D-PHY 仿真驗證

本設計搭建Testbench 平臺對從端D-PHY 進行仿真驗證。模擬主端D-PHY 行為，搭建了主端D-PHY Verilog 模型，該模型可以產生D-PHY 低功耗模式、高速模式和超低功耗模式仿真激勵源。DUT(Design Under Test)從端D-PHY 由模擬電路Verilog 模型和數字電路組成。使用VCS 工具進行編譯仿真，仿真結果如圖9 所示。

圖9(a)、(b)、(c)分別為低功耗模式、高速模式和超低功耗模式仿真波形，結果顯示，采用本設計提出的異步時鐘，D-PHY 可以正確檢測到低功耗模式進入引導碼，并且能正確進行Spaced-One-Hot 解碼，輸出LPDT數據和低功耗模式下的控制使能信號；D-PHY 可以正確檢測到高速模式進入引導碼，模擬模型的分頻以及串并轉換邏輯正確，數字電路部分可以正確檢測到Sync 碼，有效載荷數據輸出正確；D-PHY 可以正確檢測到超低功耗模式進入引導碼，超低功耗模式退出邏輯正確。

圖9 仿真波形

3.2 從端D-PHY 邏輯綜合

基于SMIC 0.18 μm 工藝庫，使用Synopsys Design Compiler(DC)工具對本設計從端D-PHY 進行邏輯綜合。典型(tt)工藝角下，從端D-PHY 整體面積為95 061 μm2，整體功耗為4.291 mW，其中，低功耗模式下功耗為231.3 μW。

4 結論

本文提出了一種符合MIPI D-PHY v1.1 規范的從端D-PHY 數字電路設計，提出了一種異步時鐘生成電路，該異步時鐘可以準確地進行D-PHY 各個模式下進入引導碼的檢測。根據數模功能架構劃分，搭建了模擬電路模型，供數字電路進行仿真驗證。仿真和綜合結果表明，D-PHY 在各個模式下功能和時序正確，滿足D-PHY v1.1 高速模式下1.5 Gb/s 和低功耗模式下10 Mb/s 的帶寬要求。