基于多相濾波的四路并行抽樣算法及實現

徐 波

(中國西南電子技術研究所，四川 成都 610036)

0 引言

Joe Mitola 博士在1992 年美國通信系統會議上首次明確提出了可編程或可重構無線電系統的概念。理想的軟件無線電架構如圖1 所示，在信號接收側：由天線接收的無線電信號經過低噪聲放大后，利用數模轉換器(ADC)對信號進行數字化處理，數字化處理的信號經過FPGA/DSP 等完成數字下變頻、數字濾波、數字解調等信 號處理任務后送給控制與接口模塊；在信號發射側：從接口過來的基帶信號會通過FPGA/DSP 完成數字調制、數字上變頻和數字濾波等信號處理任務，再經模數轉換器(DAC)變換為模擬信號，最后經功率放大器放大到足夠功率，再由天線發射出去[1]。

圖1 理想的軟件無線電架構

在某型信號處理系統中，包含信號接收ADC 以及FPGA 處理等部分，數據采樣相關的電路如圖2 所示。該信號處理模塊中共有三個模數轉換模塊ADC，一個時鐘產生模塊，一個主FPGA(FPGA1)，一個控制FPGA(FPGA2)。其中模數轉換模塊ADC 的最高采樣率為1 GS/s，采樣位數14 bit，經過JESD204B 接口得到采樣數據。時鐘生成模塊共有14 路輸出時鐘，分別給ADC 和主FPGA(FPGA1)輸出采樣時鐘、JESD204B 參考時鐘和工作時鐘?？刂艶PGA(FPGA2)通過SPI 接口實現對ADC 和時鐘產生模塊的工作模式控制，以及通過兩塊FPGA 間的互連來實現對主FPGA 工作模式控制。主FPGA (FPGA1) 通過JESD204B IP 核接收ADC 的采樣數據，并進行數據組合和簡單處理，然后送至后續信號處理單元使用。

圖2 信號處理模塊模數轉換相關電路

系統中的三個相同的ADC 模塊，每個ADC 的采樣率必須在320 MS/s、360 MS/s、575 MS/s 三個特殊頻點下工作，且支持在線更新。要求在對任意一個ADC 的采樣率更新時，不能影響其他ADC 的正常工作。但是時鐘生成模塊無法輸出320 MHz 時鐘，這就使得ADC 無法在320 MS/s 采樣頻點下進行工作。

為了滿足系統對320 MS/s 采樣率的需求，同時為了獲取更加穩定的、抖動小的時鐘輸出，設計采用時鐘模塊生成了穩定可靠的960 MHz 時鐘輸出，并將該時鐘信號與ADC 連接，然后在主FPGA 內做3 倍抽樣，將采樣率降到320 MS/s，最終輸出320 MS/s 的采樣數據。

1 四路并行濾波算法設計

假設輸入信號為x[n]，濾波器的單位沖擊響應為h[n]，由卷積定理可得到濾波器輸出y[n]：

式(1)單位沖擊響應h[n]中n 的取值范圍為0，1，2，…，N-1，對h[n]做4 倍多相分解，則有h[n]、h[n+1]、h[n+2]、h[n+3]，n 的取值范圍為0，1，2，…，N/4-1，那么式(1)變為：

JESD204B 將輸入信號做了1:4 的串并轉換，即一個時鐘周期輸入四個數據x[4n]、x[4n-1]、x[4n-2]、x[4n-3]，數據流如圖3 所示。

圖3 四路并行數據流

因此在做濾波處理時應該采用并行算法，濾波器每個周期輸入四個數據，同時每個周期輸出四個濾波后的數據。那么變為：

變換成卷積表示方式，則式(3)變為：

那么y[4n]的實現方式如圖4 所示。

圖4 四路并行濾波結構

同理可得到y[4n-1]、y[4n-2]、y[4n-3]的表達式為：

最終，四路并行濾波算法實現框圖如圖5 所示。

圖5 四路并行濾波算法實現框圖

濾波結束對輸出信號進行抽樣，即對數據y[4n]、y[4n-1]、y[4n-2]、y[4n-3]并行輸出信號進行抽取處理。

2 算法仿真與濾波器參數提取

根據第一節對四路并行濾波算法的設計，對該算法進行仿真，驗證算法能否按照系統要求正確濾波輸出。設置采樣頻率fs=960 MHz，輸入10 MHz、380 MHz 疊加的正弦波信號，對該信號添加SNR=5 dB 的噪聲干擾，輸入信號的幅頻響應如圖6 所示。

圖6 輸入信號幅頻響應

對輸入信號進行1:4 的串并轉換，將信號分解成四路信號并行輸出。該四路信號經由各自的FIR 低通濾波器進行濾波，濾波器階數取32，FIR 低通濾波器的系數設置為1/3。最后對四路并行信號進行并串轉換，對轉換后的信號進行分析，結果如圖7 所示，證明經過四路并行濾波算法后能夠正確得到10 MHz、380 MHz 兩個頻點。仿真完成后，在MATLAB 中提取四路低通濾波器的參數并對其進行量化，該參數值主要輔助后續的FPGA 實現。

圖7 四路并行濾波輸出幅頻響應

3 算法的FPGA 實現及仿真

信號處理模塊主要選取Xilinx 公司FPGA，四路并行濾波模塊的實現如圖8 所示，該模塊主要用來實現圖3中的四路并行濾波結構，是四路并行抽樣算法的基本處理單元。該模塊主要功能是輸入的四路數據送入FIR低通濾波器進行濾波，并將濾波后的數據累加后輸出，data0_i～data3_i 表示JESD204B 輸出數據，data_o 表示濾波、累加后的輸出信號，該信號會送給降樣模塊進行抽樣。FIR低通濾波器采用Xilinx 公司的IP core，濾波器的參數在算法驗證階段產生，該參數值直接與IP core 結合使用。

圖8 四路并行濾波通道模塊框圖

利用MATLAB 對算法仿真中產生輸入信號進行1:4的串并轉換，并將轉換完的數據作為激勵分別送給data0_i～data3_i，輸入時鐘clk 為240 MHz，data_o 表示輸出，四路并行濾波通道的仿真結果如圖9 所示，表明通過濾波后，信號正常輸出。

圖9 四路并行濾波通道模塊的仿真結果

以四路并行濾波模塊為基礎，對四路并行抽樣算法進行了FPGA 實現，如圖10 所示，sample_clk 表示抽樣時鐘240 MHz；down_sample_clk 表示抽樣時鐘80 MHz；down_sample_data0～down_sample_data3 表示抽樣數據；para_fir_channel0～para_fir_channel3 為四個并行濾波模塊，四個模塊分別用來對JESD204B 輸出的四路信號進行濾波等處理；deci_filter 為降樣模塊，該模塊主要用于在并行濾波模塊分別對四路信號處理完成后，將輸出信號送給降樣模塊進行抽取處理，抽取后的信號再送至后續信號處理單元使用。

圖10 四路并行抽樣算法實現框圖

四路并行抽樣算法的仿真結果如圖11 所示，與上一節四路并行濾波的仿真方法類似，仍然利用MATLAB 對算法仿真中產生輸入信號進行1:4 的串并轉換，并將該四路信號作為激勵分別送給data0_i～data3_i，圖11 中選取了第1 路數據作展開，其中data_o_deci 表示para_fir_channel 模塊送給deci_filter 的數據信號，data0_o 表示抽樣信號。由data_o_deci 的信號波形分析四路信號在通過四路并行濾波模塊后，信號被正確濾波輸出；同時濾波信號經過降樣模塊，信號正確抽取。

圖11 四路并行抽樣算法的仿真結果

4 系統調試與結果分析

在完成四路并行抽樣算法的FPGA 實現和仿真驗證后，將代碼綜合后下載到信號處理模塊進行測試。測試框圖如圖12 所示，時鐘源向信號處理模塊提供工作時鐘，同時信號發生器向信號處理模塊發送測試信號，信號處理模塊將對測試信號先進行濾波，然后抽樣輸出，Vivado 對輸出信號進行采集，MATLAB 對采集的輸出信號進行分組分析，判斷結果是否正確。

圖12 信號處理模塊測試框圖

如果要查看更多的信號，圖12 的測試系統的局限性就比較大，因為查看的信號越多，Vivado 中需要插入的探針(probe)就越多，這樣導致的結果就是面積的增加和時序的劣化，而且可能會多次迭代綜合，耗費的時間長，從而大大降低了工作效率。因而，搭建一個信號處理模塊、MATLAB、Questasim 和Vivado 的軟硬件聯合調試環境就顯得尤其必要。在該調試環境中，只需要Vivado 采集模塊的接口和一些關鍵信號以外，利用Questasim 仿真工具查看模塊內部的信號，這樣除了減少了面積，對時序影響也比較小，同時還提高了調試效率。該軟件硬件聯合調試環境如圖13 所示，信號發生器向信號處理模塊送入信號后，Vivado 可以對模塊接口和一些關鍵信號的信號進行采集，此時Questasim 利用這些采集的信號作為輸入激勵進行仿真，MATLAB 收集仿真結果并進行分組、串并轉換等處理，或者將Questasim 輸出的仿真結果與Vivado 采集的輸出結果進行對比，用來判斷結果是否正確。

圖13 軟硬件協同聯合調試系統框圖

軟硬件聯合調試環境搭建完成后，信號處理模塊選擇多個頻率進行測試，實驗結果證明均能輸出正確的采樣信號。以66 MHz 和74 MHz 為例，其中圖14 是66 MHz的幅頻響應，圖15 是74 MHz 的幅頻響應。

圖14 66 MHz 幅頻響應

圖15 74 MHz 幅頻響應

5 結論

四路并行抽樣算法的設計主要為了解決ADC 在320 MS/s 采樣率下，經由JESD204B 接收的信號在FPGA中無法處理的問題。在實際測試中將ADC 設置在960 MS/s的采樣頻點，信號經過JESD204B 轉換為4 路并行信號，分別對該四路信號進行濾波、抽樣，將采樣率降樣到320 MS/s，最終輸出正確的抽樣數據，經過試驗證明該四路并行抽樣算法模塊能滿足系統對320 MS/s 采樣率的要求。