一種超低輸入共模電壓的動態比較器電路設計

楊德旺，張春華，郭春炳

(廣東工業大學 信息工程學院，廣東 廣州 510006)

0 引言

隨著物聯網低功耗應用的逐漸興起，系統供電電壓逐漸降低，要求便攜式設備和無線傳感器網絡能夠在電源電壓和輸入共模電壓都更低的條件下正常工作。比較器電路是SAR ADC 等電路系統中的關鍵電路模塊，其性能的好壞對系統有重要的影響[1-6]。

常用的比較器包括開環比較器和動態鎖存比較器。動態鎖存比較器相較于開環比較器具有無靜態功耗、速度較快和精度較高等優點，因此取得了更廣泛應用[7-8]。

StrongARM 比較器具有低功耗的優勢，但分辨率較低，且輸入共模范圍較小。DoubleTail 比較器的分辨率和輸入共模范圍相比于StrongARM 比較器有了一定的提高，但代價是更高的功耗，尤其當輸入電壓較低時會發生漏電，造成功耗急劇增加。因此設計一種同時滿足低功耗、高分辨率和寬共模輸入范圍的動態比較器具有較強的實用意義[9-11]。

本文首先分析了StrongARM 比較器[12-14]和DoubleTail比較器[15]的結構特性和限制因素，接著闡述本文提出的一種適用于超低輸入共模電壓的動態比較器的工作原理和設計要點，最后對電路仿真結果進行討論。

1 電路設計

1.1 StrongARM 比較器

StrongARM 比較器的優點包括：(1)它消耗零靜態功率，(2)它直接產生軌到軌輸出，(3)它的輸入參考偏移主要來自一個差分對。

其增益主要來自輸入對管，近似于：

如圖1 所示，當CLK 為低時，M5、M8 導通，Matil 1關斷，對OUTN 與OUTP 進行復位操作，當CLK 變為高時，StrongARM 比較器進入比較階段，通過輸入對管M1、M2進行放電，直到VP 與VQ 小于VDD-VTHN，M3、M4 打開，并通過M3、M4、M6、M7 形成正反饋，最終形成高低電平輸出。

圖1 StrongARM 比較器

由于從4 級MOS 管堆疊，需要很大的電壓余量，這在低電壓深微米CMOS 技術中存在問題，提升了對最低電源電壓的要求，從而導致功耗增大。當輸入共模電壓低于MOS 管的閾值電壓時，輸入對管會關斷電流泄放路徑，其比較器延時明顯增大，不能正常工作。

1.2 DoubleTail 比較器

傳統的DoubleTail 比較器如圖2 所示，其工作原理如下。

圖2 傳統雙尾比較器

復位階段：當CLK 為0 時，Mtail1、Mtail2 斷開，M3、M4 閉合，從而fn=fp=VDD，進而OUTP=OUTN=0。

再生階段：當CLK 為1 時，Mtail1、Mtail2 閉合，M3、M4 斷開，如果INP＞INN，fn=0 且fp=1，從而MR2 斷開，MR1 閉合，繼而M10 斷開，M8 閉合，進而OUTP=VDD。如果INN＞INP，fn=1 且fp=0，從而MR2 閉合，MR1 斷開，繼而M9 斷開，M7 閉合，進而OUTP=VDD。

它使用一個尾管作為輸入級預放大，另一個尾管作為鎖存級。從VDD 到地需要三級MOS 管堆疊，較StrongARM 減少一級。然而當輸入共模電平低于閾值電壓時，輸入對管M2、M8 會進入亞閾值導通甚至不導通狀態。這導致在再生階段(CLK 為1)，fp 與fn 不能下拉到地，從而使得MR1 與MR2 一直處于導通狀態，形成電源到地的電流通路，發生漏電現象，繼而使OUTP 與OUTN 一直處于低，影響比較器正常工作，造成功耗急劇增加。

1.3 提出的雙環路動態比較器電路

本文提出的動態比較器如圖3 所示，包括輸入差分對M1、M6，采用S1-S8 傳輸門作為開關，用于控制電路的時序，每個時序開關中均具有兩個反向時鐘，分別通過接收不同的時鐘信號CLK、CLKB 來控制時序開關的通 斷。M2、M3、M4、M5 構成一個正反饋回路，M1、M5、M6、M3 形成另一路正反饋回路。有效增大其增益，進而提升其分辨率，其等效增益約為：

圖3 本文提出的動態比較器

在時鐘信號CLK、CLK2 為高時，時鐘信號CLKB、CLKB2 為低，比較器 進入復位階段。S1、S8 閉合，S2、S7斷開，將輸入保存在M1、M6 的柵極寄生電容處。同時，S3、S4閉合，S5、S6斷開，將M2 至M5 的柵極拉到電源VDD，則M3、M5斷開，M2、M4閉合，將OUTP、OUTN 拉到地端。

接著進入再生階段，時鐘CLK 變為低，CLKB 變為高，則S1、S8 斷開，斷開M1、M6；同時，S3、S4 斷開，S5、S6 閉合，其中M2、M3、M4、M5 構成一個正反饋回路。隨后CLK2 變為高，CLKB2 變為低，將輸出OUTP、OUTN 接入M1、M6 柵極，其中M1、M5、M6、M3 形成另一路正反饋回路，OUTP、OUTN 在復位階段為低，時鐘從低變到高的過程中，由于輸入BN、BP 的不同，會讓M1、M6 開關程度不一致，繼而細微影響OUTP 與OUTN 的變化，進而經過正反饋，影響最終OUTP 與OUTN 輸出值，并形成一高一低兩個電平輸出。

值得注意的是，因為比較器輸入差模信號一般都較小，為防止上一次比較的結果的大信號OUTP 與OUTN 對下一次輸入的影響，因此先讓S1、S8 導通接入信號，以形成有效的初始值，而后再通過CLK2、CLKB2 讓S2、S7導通，讓OUTP、OUTN 接入反饋回路。

因為該電路在比較階段，引入兩級反饋，且從電源到地只有兩級MOS 管，最低電源電壓只需要2VDS，使該電路具有更大的電壓裕度。在輸入共模電壓低于閾值電壓時，因為輸入信號僅通過一級輸入對管M1、M6 接入反饋回路，依然可以影響輸出信號，因此比較器可正常工作。

2 電路仿真與分析

基于TSMC 0.18 μm 1P6M 混合信號工藝，采用Cadence Spectre 軟件對三個比較器進行設計和仿真。為了便于性能對比，圖1～圖3 的MOS 管均采用最小尺寸，NMOS、PMOS 均寬為2 μm，長為180 nm。

對三個比較器進行瞬態仿真，電源電壓為1.8 V，INN為100 mV～300 mV 斜坡信號，INP 為300 mV～100 mV 斜坡信號，時鐘信號為1 MHz，仿真結果如圖4 所示，本設計比較器依然能夠實現比較功能。而StrongARM 已完全不能建立正確的輸出，DoubleTail 在ΔVin為86 mV 以下也已不能建立正確輸出。進一步通過參數仿真，在電源電壓為900 mV，差模電壓為1 mV 情況下，本文提出的比較器最低共模電壓為51 mV，與傳統StrongARM 動態比較器和DoubleTail 動態比較器相比，分別降低了374 mV和264 mV，仿真結果顯示本設計具有更大的輸入范圍。

圖4 瞬態特性仿真結果

對三個比較器進行延時測試，分別在VDD 為1.2 V、0.9 V，時鐘頻率為1 MHz 情況下，ΔVin為1 mV，分別驗證三種不同比較器在不同輸入共模電壓下的延時。其中，DoubleTail 與StrongArm 兩個比較器在共模輸入電壓低于0.2 V 情況下不能工作，因此沒有數據。仿真結果如圖5 所示，雙循環比較器具有較好的延時穩定性，例如：在VDD 為0.9 V、輸入共模電壓為0.3 V 時，本文提出的比較器、DoubleTail 與StrongArm 延時為分7.18 ns、62.94 ns、169.4 ns，在輸入共模電壓較低時，本文提出的比較器延時性能明顯優于其他兩種比較器。

圖5 三個比較器隨輸入共模電壓的延時變化結果

對三個比較器進行功耗測量，分別在VCM=0.3 V、0.5 V，時鐘頻率為1 MHz，仿真時間為100 μs，選擇其VDD 上的平均電流乘以工作電壓，如圖6 所示，其功耗基本介于StrongARM 比較器與DoubleTail 比較器之間。

圖6 三個比較器隨電源電壓的功耗變化結果

在VDD=1.2 V，時鐘頻率為50 MHz，輸入電壓INP為振幅為20 mV 的三角波(最小值590 mV，最大值610 mV)，INN 為600 mV 恒定值。首先截取到OUTP 跳躍到VDD/2的時間點，再選取對應的INP 值減去VDD/2，所得結果為翻轉電壓，使用蒙特卡洛仿真，仿真測試200 個點，測得其平均值為112.748 u，標準差為2.575 u。結果如圖7、圖8 所示。

圖7 offset 測試

圖8 蒙特卡洛仿真結果

在VDD 為0.9 V，VCM 為0.3 V，輸入ΔVin為1 mV，時鐘頻率為1 MHz 時，測試三個比較器延時與功耗，其中DoubleTail 比較器MR1 與MR2 器件會泄漏電流，因此導致功耗驟增，仿真結果如表1 所示。

表1 比較器性能參數仿真結果

3 結論

本文提出了一種適用于超低輸入共模電壓的CMOS動態電壓比較器，通過采用時序開關控制輸入輸出，增大了輸入動態范圍；減小堆疊的MOS 管級數，降低了最小電源電壓；引入兩個正反饋回路，提高了分辨率，從而解決了傳統動態比較器無法同時滿足低功耗、高分辨率和寬共模輸入范圍的缺點。基于TSMC 180 nm 工藝進行設計和驗證。實驗結果表明，提出的比較器具有更大的輸入共模范圍，并且在速度、功耗和分辨率之間取得了良好的折中，因此適用于物聯網的低壓低功耗應用場景。