一種帶有DAC失配整形的高精度Sigma-Delta調(diào)制器*

劉銘揚(yáng) ，王小松 ，劉 昱

(1.中國科學(xué)院微電子研究所，北京 100029；2.中國科學(xué)院大學(xué)，北京 100049；3.新一代通信射頻芯片技術(shù)北京市重點(diǎn)實(shí)驗(yàn)室，北京 100029)

0 引言

由儀表放大器、抗混疊濾波器和模數(shù)轉(zhuǎn)換器組成的模擬前端(Analog Front End，AFE)是可穿戴醫(yī)療設(shè)備中信息采集系統(tǒng)的重要組成部分[1]。實(shí)際信息采集過程中，外界環(huán)境中的非理想因素及皮膚與電極接觸帶來的可變動(dòng)阻抗使儀表放大器得到的信號(hào)幅度變動(dòng)極大，且存在很大的基線漂移[2]。面對(duì)這樣一個(gè)頻帶窄、動(dòng)態(tài)范圍大的待處理信號(hào)，ADC 模塊必須滿足高動(dòng)態(tài)范圍、低失真的特性，以降低儀表放大器和后端數(shù)字處理單元的設(shè)計(jì)難度，保證信號(hào)的采集質(zhì)量。

相較于流水線型(Pipelined)、逐次逼近型(SAR)、全并行型(Flash)等奈奎斯特采樣率型ADC[3-4]，采用過采樣技術(shù)和噪聲整形技術(shù)的Sigma-Delta 型ADC 更容易滿足上述低失真、低功耗、高精度的需求[3]。Silva 等人提出一種全前饋結(jié)構(gòu)，前饋支路直接連接到量化器的輸入端[4]，可以有效縮減積分器的輸出擺幅，降低OTA的設(shè)計(jì)難度。

本文面向生理信號(hào)采集應(yīng)用，對(duì)文獻(xiàn)[4]中的全前饋結(jié)構(gòu)進(jìn)行了優(yōu)化，設(shè)計(jì)了一種帶前饋支路的三階五比特高精度Sigma-Delta調(diào)制器，并引入二階動(dòng)態(tài)元件匹配算法，以解決多比特量化引入的電容陣列非線性問題。

1 Sigma-Delta調(diào)制器的結(jié)構(gòu)選擇

對(duì)于一個(gè)n 階的Sigma-Delta調(diào)制器，若采用B 位量化，其理想峰值信噪比可表示為：

其中，過采樣率OSR=fs/2fb。根據(jù)式(1)，提高量化器位數(shù)B、環(huán)路階數(shù)n 和過采樣率OSR 皆可提高調(diào)制器的信噪比。但過度提高環(huán)路階數(shù)n，會(huì)造成環(huán)路不穩(wěn)定，且會(huì)增加了OTA的設(shè)計(jì)難度。提高量化器位數(shù)，會(huì)引入多比特的DAC 電容陣列，造成電路的非線性失真。過度提高OSR，會(huì)大大增加調(diào)制器的功耗[5]。

經(jīng)折衷考量，本文的調(diào)制器采用圖1 所示的三階五比特全前饋等效結(jié)構(gòu)，OSR=64，采樣時(shí)鐘為1 MHz。

圖1 全前饋的Sigma-delta調(diào)制器的等效結(jié)構(gòu)

令調(diào)制器的噪聲傳遞函數(shù)達(dá)到理想的高通形式(1-z-1)3，推導(dǎo)調(diào)制器系數(shù)間的關(guān)系得：

選取a3=0.6、b3=1，在[0.1，2.55]、[0.4，2.85]的區(qū)間內(nèi)掃描調(diào)制器系數(shù)a1a2與調(diào)制器信噪比間的關(guān)系，可繪制結(jié)果如圖2 所示。在期望指標(biāo)的范圍內(nèi)選擇調(diào)制器系數(shù)a1=1.3，a2=1,a3=0.6，并在綜合考慮開關(guān)非線性、熱噪聲、積分器增益、擺幅、壓擺率、帶寬等非理想因素后，使用MATLAB 對(duì)調(diào)制器進(jìn)行行為級(jí)建模，仿真結(jié)果如圖3所示。三級(jí)積分器輸出擺幅如圖4 所示，調(diào)制器的最大SNDR 為108 dB，有效位數(shù)接近18 bit。

圖2 調(diào)制器系數(shù)與調(diào)制器信噪比間的關(guān)系

圖3 行為級(jí)仿真結(jié)果

由圖4 可知，前饋結(jié)構(gòu)將第一二級(jí)積分器的輸出擺幅控制在一個(gè)極小的范圍內(nèi)，大大降低了OTA 直流增益對(duì)調(diào)制器性能的影響。

圖4 三級(jí)積分器輸出擺幅

2 Sigma-Delta調(diào)制器的電路實(shí)現(xiàn)

2.1 總體結(jié)構(gòu)實(shí)現(xiàn)

由式(2)、式(3)計(jì)算得出調(diào)制器的系數(shù)實(shí)現(xiàn)方案如表1 所示。

表1 調(diào)制器系數(shù)實(shí)現(xiàn)

選取第一級(jí)單位電容c1為200 fF，第二、三級(jí)單位電容c2、c3為50 fF，其總體電路結(jié)構(gòu)如圖5 所示。由于第一、二級(jí)積分器輸出擺幅很低，對(duì)OTA的帶寬和增益需求也得到降低，固選用簡單的A 類運(yùn)放進(jìn)行設(shè)計(jì)；反饋DAC的參考電壓設(shè)置為1.8 V 和0 V，以避免對(duì)額外電壓產(chǎn)生電路的設(shè)計(jì)需求；5 bit 量化器采用異步邏輯的逐次逼近型量化器，以降低靜態(tài)功耗、減小硬件開銷和整體面積；第一級(jí)采樣開關(guān)使用0.33 μm 溝道長度的MOS 管搭建CMOS 開關(guān)，加大MOS 管尺寸為64/0.33 μm，以減小管子的導(dǎo)通阻抗，同時(shí)避免開關(guān)導(dǎo)通電阻阻抗隨輸入信號(hào)幅度變化而引發(fā)的非線性失真；所有開關(guān)皆由兩相不交疊時(shí)鐘控制，Φ1相為采樣相，Φ2相為積分相，以避免溝道電荷注入引發(fā)誤差。

圖5 調(diào)制器的整體電路實(shí)現(xiàn)

2.2 跨導(dǎo)放大器的設(shè)計(jì)

在設(shè)計(jì)中選用單極電流鏡型結(jié)構(gòu)的OTA 進(jìn)行積分器的搭建，其結(jié)構(gòu)如圖6 所示，該結(jié)構(gòu)引入一對(duì)交叉耦合的MOS 管構(gòu)成正反饋，以提高增益和GBW。

圖6 前兩級(jí)OTA 結(jié)構(gòu)

瞬態(tài)仿真下，積分器的輸出波形如圖7 所示，積分器的輸出擺幅很小，穩(wěn)定在共模電壓附近，且在Φ1相和Φ2相皆可建立完全。

圖7 第一級(jí)積分器的建立

2.3 5 bit 量化器的設(shè)計(jì)

采用動(dòng)態(tài)邏輯可盡量減少高頻翻轉(zhuǎn)節(jié)點(diǎn)，以實(shí)現(xiàn)低功耗設(shè)計(jì)，固選擇帶異步復(fù)位的高速TSPC 觸發(fā)器構(gòu)成的寄存器鏈來產(chǎn)生異步SAR 邏輯。在Φ2相DAC 對(duì)第三級(jí)積分器的輸出進(jìn)行采樣，而在Φ1相比較器的時(shí)鐘控制信號(hào)CLK 由GATE 信號(hào)控制環(huán)振電路產(chǎn)生，同時(shí)，CLK控制比較器產(chǎn)生比較結(jié)果Q 和QB，也控制TSPC 觸發(fā)器產(chǎn)生順序控制信號(hào)S，繼而使順序選通信號(hào)SC 在時(shí)鐘信號(hào)到來前翻轉(zhuǎn)為高電平，以將鎖存住的比較結(jié)果更快地反饋給DAC，其整體結(jié)構(gòu)如圖8 所示。在設(shè)計(jì)中需保證時(shí)鐘信號(hào)產(chǎn)生環(huán)路的延時(shí)Tr大于比較器的復(fù)位時(shí)間。

圖8 采用TSPC 邏輯構(gòu)成的異步SAR 量化器

比較器采用低功耗動(dòng)態(tài)比較器，其結(jié)構(gòu)如圖9 所示。CLK 為低電平時(shí)，比較器處于復(fù)位態(tài)，P、N 被充電至VDD；CLK 為高電平時(shí)，INP與INN 間的壓差傳導(dǎo)至鎖存器，輸出比較結(jié)果Q與QB。

圖9 低功耗動(dòng)態(tài)比較器

2.4 兩階動(dòng)態(tài)元件匹配算法

量化器輸出的5 bit 二進(jìn)制碼流轉(zhuǎn)換為31 bit 溫度計(jì)碼。設(shè)反饋電容陣列的理想單位值是Caverage，出現(xiàn)失配的實(shí)際值為ci，電容陣列的失配誤差傳遞函數(shù)為NTF(z)。定義指針p(z)，在循環(huán)移位中，指針永遠(yuǎn)指向最后一個(gè)選通電容的下一位，而當(dāng)前時(shí)間選通的電容個(gè)數(shù)為n(z)，則DAC的輸出可以表示為[6]：

構(gòu)建DAC失配誤差整形函數(shù)NTF(z)，使NTF(z)有二階高通形式(1-z-1)2，展開可得β0、β1、β2分別為1，-2，1。由此推導(dǎo)出指針p(k)的時(shí)域表達(dá)式為：

其中p(k)、p(k-1)、p(k-2)分別表示k+1、k、k-1 時(shí)刻的電容陣列的起始位置，當(dāng)指針溢出31 位，令Sovfl(k)=0。

二階動(dòng)態(tài)元件匹配的移位示意圖如圖10 所示，算法邏輯框圖如圖11 所示。

圖10 二階DWA 移位示意圖

圖11 二階DWA 算法邏輯框圖

經(jīng)由DWA 輸出的加權(quán)平均碼在Φ2相通過圖12的控制邏輯產(chǎn)生反饋DAC的開關(guān)控制信號(hào)。

圖12 反饋開關(guān)控制信號(hào)

3 仿真結(jié)果

本文設(shè)計(jì)的帶前饋結(jié)構(gòu)的高精度多比特Sigma-Delta調(diào)制器使用SMIC0.18 μm的CMOS 標(biāo)準(zhǔn)工藝，電源電壓為1.8 V，在1 MHz 采樣率下，為加快仿真速度，保證OSR不變，調(diào)整相干采樣點(diǎn)數(shù)，略微增大信號(hào)帶寬，輸入幅度為-10.4dBFS@3.41 kHz的信號(hào)，最終仿真得到信號(hào)噪聲失真比(SNDR)為110 dB，有效位數(shù)(ENOB)為18 bit，輸出頻譜圖如圖13 所示。由于諧波失真很小，SNR 曲線與SNDR 曲線近似重合，可用SNDR 曲線計(jì)算調(diào)制器動(dòng)態(tài)范圍，動(dòng)態(tài)范圍測量曲線如圖14 所示，動(dòng)態(tài)范圍(DR)約為120 dB。其功耗約為0.87 mW。

圖13 調(diào)制器輸出功率譜密度

圖14 調(diào)制器動(dòng)態(tài)范圍曲線

FOM 值(Figure-of-Merit)綜合考慮了ADC的精度、功耗和速度，是更為全面的性能指標(biāo)，采用式(7)可計(jì)算出本結(jié)構(gòu)的FOM 值為3.01 pJ/step，與其他已發(fā)表的同類Sigma-Delta調(diào)制器性能對(duì)比如表2 所示。由表2 可知，本文中的調(diào)制器綜合性能更優(yōu)。

表2 本文與其他已發(fā)表論文的性能比較

4 結(jié)論

本文設(shè)計(jì)的面向生理信號(hào)采集應(yīng)用的Sigma-Delta調(diào)制器采用全前饋等效結(jié)構(gòu)，減小調(diào)制器的輸入輸出信號(hào)幅度，大大降低了對(duì)OTA的直流增益和擺幅要求；在不過度增加OSR的前提條件下，增加量化器量化位數(shù)來提高調(diào)制器精度，并采用基于異步邏輯的逐次逼近型ADC 來實(shí)現(xiàn)五比特量化；最終采用二階動(dòng)態(tài)元件匹配算法來解決多比特量化引入的DAC 非線性失真問題。仿真結(jié)果表明，Sigma-Delta調(diào)制器信噪失真比(SNDR)為111 dB，動(dòng)態(tài)范圍(DR)為120 dB，有效位數(shù)為18 bit，整體功耗為0.87 mW，滿足了生理信號(hào)采集應(yīng)用中對(duì)ADC高精度、高動(dòng)態(tài)范圍的設(shè)計(jì)需要。