基于Bittop的統一功率格式定義

劉東明,張宇涵

(中國電子科技集團公司第五十八研究所，江蘇 無錫 214000)

1 引言

集成電路作為推動信息時代發展和變革的重要引擎，在國民經濟建設、人民日常生活及國防軍工發展等領域發揮著重要的作用[1]。目前，我國集成電路產業整體仍與國際先進水平具有一定差距，且在國際形勢及國內需求加劇的雙重背景下，大力提升我國集成電路設計和制造水平就顯得尤為重要[2]。

隨著摩爾定律[3-4]的持續演進，芯片的特征尺寸愈加變小，各類芯片的性能與規模也在不斷變大[5]，傳統的單一化低功耗設計方法已經難以滿足超大規模數字集成電路的實際需求，故現如今主流的低功耗設計流程均結合了多種低功耗設計方法，諸如多閾值CMOS器件技術、時鐘門控技術[6]、多電壓供電及電源關斷技術(Multi-Supply Multi-Voltage & Power Shut-Off Technology，MSMV&PSO)等。此外，在描述芯片或IP核的多電壓設計意圖時，需使用統一功率格式(Unified Power Format，UPF)進行定義。

2 Bittop的統一功率格式定義

2.1 IP核Bittop簡介

IP核Bittop屬于專用集成電路(Application Specific Integrated Circuit，ASIC)范疇[7]，并基于SMIC 55nm工藝進行層次化綜合與物理設計，且其內部集成了特定的HASH函數算法，可被用于處理復雜的區塊鏈代碼。

在物理結構方面，IP核Bittop具有兩個物理層次，并于邏輯設計階段預先制定了以多例化模式(Multiple Instantiated Mode，MIM)為核心的子模塊集成策略，即對單一子模塊進行多次調用，來減少冗余設計和重復操作，最大化精簡整體的設計流程。圖1為IP核Bittop的物理結構圖。

圖1 IP核Bittop的物理結構圖

由圖1可知，IP核Bittop的頂層block_top具有四個可關斷電壓域，且集成了32個同樣的子模塊block_slice，每個子模塊另具有各自獨立的兩個可關斷電壓域及兩個存儲單元。此外，對IP核Bittop內的所有可關斷電壓域均采用1.0V的低電壓供電，其余部分使用1.2V高電壓供電。

2.2 UPF定義

多電壓供電與電源關斷技術作為現如今低功耗超大規模數字集成電路設計的常用手段，可有效降低全芯片或IP核的動態功耗與靜態功耗。

在Bittop的工程實現方面，需使用UPF文件對其多電壓及電源關斷策略進行定義。它是一種基于TCL指令編寫而成的腳本文件[8]，其可用于物理綜合、布局布線和仿真驗證等階段[9]。UPF文件不僅對電壓域的創建和電源端口的生成等內容進行了詳細的描述，而且在電源開關單元、保持單元、隔離單元和電壓轉換單元的供電、信號端口連接以及物理位置等方面做了細致的指定[10]。

UPF的編寫方式大致可分為兩種，即層次式和非層次式。層次式適用于物理結構較為簡單，設計頂層下所集成的獨立層次模塊數量較少，或頂層沒有可關斷電壓域的芯片或IP核，其優點在于不僅可以簡潔明了地定義完整的多電壓供電及電源關斷的設計意圖，避免子模塊與頂層之間的多次UPF嵌套，而且對于采用自上而下式層次化設計方法的芯片或IP核而言，它可使UPF文件與設計之間具有更好的兼容性，并在層次化綜合階段，有效地降低違例出現的可能性，增強設計的容錯率。此外，對于物理結構較為復雜、頂層與子模塊均具有可關斷電壓域、或類似Bittop的采用多例化模式的設計，適宜采用非層次式UPF編寫方法。這種方式與采用自下而上式層次化策略的設計之間具有更好的匹配性，便于分別完成頂層與子模塊的獨立設計。

圖2為Bittop的版圖布局，針對Bittop的物理特點，采用非層次式UPF編寫方法，對其頂層block_top和子模塊block_slice各自進行UPF定義，并于Bittop的層次化邏輯綜合階段，使用循環指令for {set i 0} {＄i < 32} {incr i} {load_upf-scope blockslice_＄{i}../blockslice.upf }，進行全IP核的UPF結構整合，圖3為Bittop的UPF結構。

圖2 Bittop的版圖布局

圖3 Bittop的UPF結構簡圖

如圖3所示，Bittop的頂層block_top具有四個可關斷電壓域，其內部均定義了供電集、電源開關單元、保持單元和隔離單元。此外，由于頂層所采用的電壓比電壓域內所用電壓高0.2V，故在電壓域外創建了電壓轉換單元，以保證電壓域內外信號之間的正常通信。

圖4為Bittop的子模塊block_slice的UPF結構簡圖，與頂層block_top類似，子模塊具有兩個可關斷電壓域，故對其進行同樣的多電壓及電源關斷定義。此外，在block_top的綜合階段，需使用下列循環指令，以形成Bittop的全IP核供電結構。

圖4 block_slice的UPF結構簡圖

for {set j 0} {＄j < 32} {incr j} {

connect_supply_net VDDL_SW_PI-ports blockslice_＄{j}/VDDL_SW_PI

connect_supply_net VDDL_SW_SI-ports blockslice_＄{j}/VDDL_SW_SI

connect_supply_net VSS-ports blockslice_＄{j}/VSS

connect_supply_net VDDL-ports blockslice_＄{j}/VDDL

connect_supply_net VDDH-ports blockslice_＄{j}/VDDH}

3 功耗優化分析

Bittop采用多電壓供電的方式對其內部不同的單元進行了合理的電壓分配。其中，對存儲器等數據處理單元采用高電壓供電，對時序或性能要求較低的部分使用低電壓供電。此外，本設計結合了電源關斷技術，將使能端在一定時間內靜止的單元利用可關斷電壓域進行統一下電，降低了全IP核的靜態功耗。

在Bittop的低功耗設計過程中，通過使用功耗分析工具PrimeTime PX進行實驗發現，相較于只使用時鐘門控技術和多閾值CMOS器件技術的情況，附加采用多電壓供電及電源關斷技術，可有效降低Bittop的全功耗。實驗結果如表1所示。

表1 采用MSMV&PSO技術前后的功耗結果對比

由表1可知，在采用多電壓供電及可關斷電源技術后，IP核Bittop的功耗減少了5.9682mW，降低比例約為59.74%。

4 結論

IP核Bittop作為ASIC屬類，內嵌HASH函數集，用于處理復雜的數學挑戰，在事先使用時鐘門控技術和多閾值CMOS器件技術的基礎上，增加了多電壓供電與電源關斷技術來進一步優化全IP核的功耗，其中針對Bittop的物理結構特點，采用非層次式方法編寫了全IP核的UPF文件。最終通過使用功耗分析工具PrimeTime PX，實驗證明了利用多電壓供電與電源關斷技術可有效降低Bittop的功耗，且較采用此技術之前，功耗下降約59.74%。