一種基于SiGe工藝的DDS用并串轉換電路設計

王碩，齊賀飛，王鑫

（中國電子科技集團公司第十三研究所，河北 石家莊 050001）

0 引言

隨著通信頻段從3G時代向4G時代邁進，無線通信的頻率達到了一個新的高度，對更高頻的數模轉換器和頻率合成器需求日益旺盛，通常采樣更新頻率要求都在1GHz以上，由于目前單通道數字頻率合成器已經逼近當前工藝下的理論極限，為了滿足對更高頻段的時鐘進行直接合成，突破單通道數字電路時鐘頻率的限制，提高性能指標，多路合成數字頻率合成器應運而生。

1 延遲鎖相分頻器設計

SiGe工藝中的NPN三極管的截止頻率性能優越，而DAC（Digital to Analog Converter）的性能直接影響到輸出頻率的范圍，由于奈奎斯特采樣定理限制，DAC輸出信號的頻率不能超過時鐘頻率的一半。為了實現更高的無雜散動態范圍等性能考慮，輸出頻率最多不能超過33%的時鐘采樣頻率，因此為了提高DDS（DirectDigital Synthesizer）輸出的范圍[1]，應首先盡可能地提高數字信號的頻率。由于模擬電路的穩定性、精度、功率等系統要求，并出于降低成本、高性能等考慮，芯片工藝節點受限制較多，目前能滿足要求的電路只能選擇0.35um的工藝節點[2]，在相對成熟的工藝節點下，由于性能限制，DDS 的查表電路存儲器電路的設計只能實現150MHz的時鐘頻率，而通過八個子通道合成，最高可以實現1.2GHz的數字信號刷新率，最高輸出頻率可達400MHz。因此采用0.35um SiGe工藝成為目前設計高速低成本DDS電路的最佳選擇[3]。

本文提出了一種方案，將八個子通道的數字電路實現DDS的查表功能，通過并轉串電路實現八通道的時間交織。然后通過DAC對輸出信號進行轉換，該DAC內嵌于DDS芯片中使用，實現精準的數字頻率合成。由于在各個子通道之間存在非線性與不匹配，以及內部時鐘的不穩定都會影響芯片的性能。為了改善時鐘系統的不穩定性，本文設計了一種延遲鎖相分頻器，可以輸出8路相位差各45°的時鐘信號，并提供給各個子通道，通過合成實現高速串行信號，給DAC提供高速并且滿足采樣條件的數字信號輸入，如圖1所示。

圖1 八分頻器的原理示意圖

由于需要8通道時鐘，考慮到可以用4路互補信號實現，因此設計了4級延遲鎖相電路。通過附加反饋邏輯，從而實現8路子通道時鐘均分整個周期。電路啟動并趨于穩定后，可以實現穩定的45°相位差。仿真結果如圖2所示。

圖2 八分頻器的時鐘輸出信號圖

2 并轉串采樣電路設計

受到集成電路制造工藝限制，混合信號集成電路對于頻率、精度和功耗成本等多方面制約，基于標準CMOS工藝的常規DDS已難以實現500MHz以上的工作頻率和DAC的采樣頻率，輸出頻率被限制在200MHz以內，制約了其應用場景[4]。采樣電路和并聯轉換電路示意圖如圖3所示。

圖3 八個子通道信號選通電路示意圖

通過與非門陣列實現了將8路信號合成為一路。真值表計算如下：

仿真結果如圖4所示。

圖4 并串轉換中采樣信號的波形圖

例如，8個子通道輸入信號依次是：0001 0011，合成后的電路數字碼如圖5所示，每位數據持續時間為0.875ns，因此數字信號更新頻率已達到1.2GHz。

圖5 DAC 輸入中某位輸出信號的波形示意圖

DAC輸入信號的并聯轉為串聯之后，可以看出合成后的數字碼到達了并聯向串聯轉換的目的。而且單個子通道的速度最高可達150MHz，由8個通道的數字碼經過并轉串合成后的數字碼頻率可達1.2GHz，通過DDS內核查表輸出至DAC后，在采樣率1.2GHz的12位高速DAC最高可以實現400MHz的任意頻率直接合成，頻率精度優于1Hz。

3 芯片的版圖設計

芯片的時鐘樹版圖如圖6所示。由于DAC工作頻率高，從數字碼輸入到最后輸出至DAC進行數模轉換的過程中需要保證時鐘到達的時序一致。版圖設計中主要考慮了互聯電阻帶來的RC延遲，因此版圖按照全對稱設計進行分析，中間插入了緩沖器實現8個子通道的同相位輸出，以保證DAC采樣所需的建立時間與保持時間。

圖6 并串轉換模塊的時鐘樹版圖設計

4 測試結果

測試結果：在時鐘頻率1.2GHz，輸出頻率可達401MHz時，測試無雜散動態范圍如圖7所示，輸出的窄帶無雜散動態范圍可達90dBc。如圖中Mark1點所示，嗓底超過9格，10dB每格。

圖7 無雜散動態范圍測試結果

使用鎖相環產生1GHz時鐘，將輸出頻率調制403MHz進行相位噪聲測試[5]，結果如圖8所示。相位噪聲約–129dBc/Hz@10kHz，輸出信號的相位噪聲較好。通過測試，可以證明本文提出的8合1并轉串電路可工作于1.2GHz。

圖8 相位噪聲測試結果

5 結論

本文基于SiGe-BICMOS工藝，設計了一款用于T/R的DDS芯片，并進行了流片驗證。本文提出了一種基于時間交織技術的DDS設計思路。通過對芯片進行測試，本文所采用的8選1 MUX并轉串結構可以在常規的0.35um工藝節點，提高數字部分的數據刷新頻率為時鐘頻率的8倍，可以充分利用SiGe的高性能DAC，實現1.2GHz以上的工作頻率和400MHz的輸出頻率。