一種12.5Gbps JESD204B接口芯片量產測試技術

劉然，張若寒，馬明朗，李鑫，鄭詩瓊，王勇

（北京微電子技術研究所 封裝測試事業部，北京 100076）

0 引言

隨著通信與電子技術的發展，芯片數據傳輸速率逐年提升，串行通信系統的帶寬平均每兩年增長為原來的2到3倍[1-2]，高速串行接口芯片逐漸應用到5G、信號處理、控制工程等領域[3]。主流數據傳輸接口由最高傳輸速率為1Gbps的并行LVDS接口發展到了最高傳輸速率為12.5Gbps的高速串行JESD204B接口，未來使用PAM4信號的接口傳輸速率更是高達56Gbps。JESD204B接口由于其數據吞吐率高、封裝小、功耗低等優點被廣泛應用于高速ADDA、高速FPGA、高速ASIC等芯片[4-6]。目前并未有專門的JESD204B協議測試規范，且國內針對高速JESD204B接口的測試停留在實驗室階段[7-9]，更多的是使用國外評估板進行測試，量產測試尚未實現。設計高速串行接口芯片測試系統、開展JESD204B接口芯片量產測試技術研究可提高此類芯片測試覆蓋率與結果可信度，加速進口器件的國產化替代，為新時代裝備建設發展打下基礎。

1 JESD204B 接口芯片測試方法

JESD204B接口采用JESD204B協議來進行開發，以保證接口之間的正確通訊，實現數據轉換器和邏輯器件之間的信號傳輸。協議規范接口速率高達12.5Gbps/通道，而ATE作為通用設備，一般無法提供專門的協議測試與高速信號收發功能。因此實現對JESD204B接口芯片的量產測試基礎是在測試系統中完成JESD204B協議的構建，實現測試系統與被測芯片之間的通訊。

1.1 基于ATE的8B/10B編碼實現

JESD204B協議中采用8B/10B編碼方式，編碼原理如圖1所示。

圖1 8B/10B 編碼原理圖

發送端編碼時，需考慮碼流極性偏差（RD，Running Disparity），即位“1”和位“0”個數的多少。下一狀態的RD取決于當前RD的值以及當前10B碼的極性。考慮碼流極性平衡可以確保編碼后碼流的DC平衡，使得鏈路在超時的情況下不致發生DC失調。此外，8B/10B編碼可以產生高頻的碼流，提供充足的電平轉換以保證接收端進行時鐘恢復。同時可以避免出現過多連續的“0”“1”造成信號衰減，發生傳輸錯誤。

在ATE編碼時考慮當前碼流極性偏差（Current RD），將8bit數據拆分成5bit、3bit數據。在保證“0”“1”個數基本一致的前提下，通過5B/6B、3B/4B編碼規則，使用查表法將數據編碼為6bit、4bit，最終組合成10bit輸出，并將本次編碼生成的碼流極性偏差（Next RD）傳送到下一個過程作為下一個編碼過程的當前碼流極性偏差（Current RD）。

接收端對數據流執行8B/10B解碼，以恢復原始8bit數據，解碼為編碼的逆過程。圖2為本設計中，針對雙通道輸出14bit數據的解碼流程。

圖2 雙通道數據解碼流程圖

8B/10B編碼、解碼分別是協議發送端、接收端設計中的一環，也是實現JESD204B通訊的基礎。數據流需經編解碼后方可用于實現JESD204B各層協議功能。

1.2 JESD204B協議設計實現

JESD204B協議是一種分層規范，發送端與接收端中各層實現不同的功能，使用設備時鐘作為主要時鐘源。JESD204B協議框圖如圖3所示。

圖3 JESD204B 協議框圖

1.2.1 協議發送端設計實現

在協議發送端，應用層用于JESD204B鏈路的配置和數據映射。傳輸層對數據進行組幀，并將數據并行發送至多路高速通道。數據鏈路層對每路通道上的數據進行加擾后，進行對準字符生成、通道對準序列生成、8B/10B編碼等操作，與接收端建立同步鏈路。最后將數據發送至高速物理層，利用物理層產生的高速時鐘將并行傳輸數據串行后同步輸出。

發送端在數據鏈路層建立與接收端同步鏈路的過程是實現高速JESD204B信號傳輸的關鍵。建立同步鏈路流程圖如圖4所示。

圖4 建立同步鏈路流程圖

當接收到接收端SYNC信號拉低的同步請求之后，發送端進入代碼組同步階段，即開始發送未加擾的/K28.5/。當接收端接收到至少四個連續的/K28.5/時，SYNC信號將被拉高，與此同時建立同步。當發送端跟蹤到一個完整多幀后，便開始發送四個多幀，進入初始化通道對齊階段。隨后同步發送多路數據。SYNC信號全程監控同步狀態，當同步狀態丟失，需重復上述流程重新建立同步鏈路。

多個發送端需保證極低的通道間延遲才可以滿足協議要求，保證每條通道上的數據均可被接收端接收。測試系統多路數據發送會存在延遲現象，采用多路高速信號源同步技術、實時監控系統狀態、調整發送信號時序、對測試接口板布線進行組間等長處理、TDR校準等方式將延遲縮小至ps級，極低的通道間延遲保證了發送端與接收端的成功握手。

1.2.2 協議接收端設計實現

接收端將接收到的高速串行信號經物理層進行時鐘恢復，從而將時鐘信息從數據流中提取出來，并使用該時鐘對數據進行采樣后解串為并行數據傳送給數據鏈路層。數據鏈路層完成8B/10B解碼、通道對齊、字符緩沖、字符替代、數據解擾后，將數據傳送至傳輸層進行解幀。最后將最終數據傳送至應用層，完成數據接收。

由于接收到的信號包含/K28.5/、多幀，以及數據信息，而測試系統的存儲空間有限，應盡可能多地包含更大量的數據信息。在任意時刻采集輸出可能出現采集到過多/K28.5/的情況，導致有效數據過少，或者出現只采集到數據的情況，缺少必要的多幀對齊信息，因此設計了一種20bit標志位采集法。由于數據輸出的整個過程中，20bit標志位/K28.5//K28.0/會唯一固定地出現在同步階段的最末位以及對齊多幀的起始位，將其設為標志位可以保證采集到的信息只包含必要的對齊多幀與數據。大大提高了測試系統的存儲空間利用率，優化了數據吞吐量處理能力。

1.3 高速信號完整性設計

信號完整性是指信號在傳輸路徑上的準確性和質量，當信號具有良好的信號完整性時，信號能夠以符合要求的時序、持續時間和電壓幅度到達預定接收端。高速信號由于其信號變化極快、對噪聲等干擾極為敏感，因此高速信號完整性設計是高速測試系統搭建必不可少的一環。

影響信號完整性因素主要有以下五點：一是布線的形狀、接線端、連接器等不匹配導致產生的反射；二是如果信號線上有交流電通過時，由于電磁效應，相鄰的信號線之間產生的串擾；三是由于電路切換速度過快或反射引起的信號過沖或下沖；四是由傳輸線上的等效電感、等效電容產生的振鈴；五是電路過載或走線過長引起的延遲[10-11]。測試系統設計需考慮信號完整性設計，保證高速信號傳輸效果最優。

在測試系統設計前，應從整體布局方面考慮器件擺放。減小高頻器件間的走線長度，考慮布線密度和走向以減小串擾；布線時，考慮走線的拓撲結構對引線電氣特性的影響；將電源線和地線進行分層處理以增強抗干擾能力；對時鐘信號線、高速差分信號進行屏蔽、等長等處理；添加電容、磁珠等進行去耦和減少振鈴。

2 JESD204B 接口芯片的測試驗證

2.1 高速串行接口芯片測試系統的搭建

高速串行接口芯片測試系統基于某主流ATE，通過配置FPGA模塊實現高速信號的發送與接收的功能，配合信號發生器、示波器、頻譜儀等儀表實現模擬信號發送接收功能[12]。使用軟件開發語言編寫測試代碼，控制高速信號收發和儀表通信，實現高速串行接口芯片的測試。高速串行接口芯片測試系統結構框圖如圖5所示。

圖5 測試系統結構框圖

該測試系統可以保證16Gbps高速信號的準確傳輸；具備多路12.5Gbps JESD204B高速信號同步發送和接收功能；具備集成JESD204B接口的高速ADDA等芯片的量產測試能力。

2.2 高速信號傳輸準確性的測試驗證

使用PRBS碼進行高速信號傳輸的準確性驗證。通過配置FPGA模塊發送PRBS信號，經Loopback后由接收端接收，將接收到的信號與期望結果進行對比，統計誤碼個數，以驗證高速信號傳輸的準確性。

在5Gbps、10Gbps、16Gbps傳輸速率下，將PRBS7碼、PRBS15碼、PRBS31碼經發送端發出后，監測接收端波形，并統計接收端接收信號的誤碼個數。5Gbps傳輸速率下，接收到的PRBS7信號如圖6所示。

圖6 接收端PRBS7波形

在5Gbps、10Gbps、16Gbps傳輸速率下各進行重復性試驗，記錄每組誤碼個數平均值，測試結果如表1所示。

表1 誤碼個數測試結果

實驗結果表明，各傳輸速率下的PRBS碼均不存在誤碼現象。測試系統可以保證至少16Gbps的高速信號的準確傳輸且正確率可達100%。

2.3 JESD204B接口功能測試驗證

選用兩款具有12.5Gbps傳輸速率JESD204B接口的數模、模數轉換芯片，通過實現對其功能及動態參數的測試，驗證測試系統對JESD204B接口芯片的量產測試能力。

2.3.1 JESD204B接口發送端的測試驗證

對一款具有12.5Gbps傳輸速率JESD204B接口的16位數模轉換器芯片進行功能驗證和動態參數測試。測試系統上電后，向被測芯片輸入高頻時鐘信號，并將芯片配置為期望模式后，通過高速信號發送模塊將期望輸入分成4路后同步地發送至被測芯片。經數模轉換后，采集轉換器輸出波形，完成功能驗證并進行傅里葉變換以測量芯片動態參數。芯片的輸出波形時域圖及頻域圖如圖7、圖8所示。

圖7 數模轉換器輸出時域圖

圖8 數模轉換器輸出頻域圖

經重復性測試，數模轉換器可穩定地輸出正弦波，SFDR測量值可達到–82dBc，與器件手冊相符，測試結果穩定可靠，驗證了測試系統對12.5Gbps傳輸速率、40Gbps數據吞吐率的JESD204B接口發送端的測試能力。

2.3.2 JESD204B接口接收端的測試驗證

對一款具有12.5Gbps傳輸速率 JESD204B接口的14位模數轉換器芯片進行功能驗證和動態參數測試。測試系統上電后，向被測芯片輸入高頻時鐘信號以及期望的模擬輸入，經模數轉換后，被測芯片將轉換結果經JESD204B接口分4路同步輸出至測試系統。測試系統對采集到的高速信號進行解串、解碼、解幀等轉換操作后，完成功能驗證并進行傅里葉變換以測量芯片動態參數。測試系統采集到的高速輸出信號及轉換后的輸出時域圖分別如圖9、圖10所示。

圖9 高速輸出信號

圖10 轉換后的輸出時域圖

經重復性測試，模數轉換器的輸出解碼成功率可達100%，SFDR測量值可達到78dBFS，與器件手冊相符，測試結果穩定可靠，驗證了測試系統對12.5Gbps傳輸速率、40Gbps數據吞吐率的JESD204B接口接收端的測試能力。

3 結語

本文針對12.5Gbps JESD204B接口芯片的功能和參數量產測試需求，突破測試系統高速信號完整性設計、基于ATE的JESD204B協議發送端接收端功能設計等關鍵技術，實現了一種12.5Gbps JESD204B接口芯片量產測試技術。通過搭建高速串行接口芯片測試系統，驗證了系統的16Gbps高速信號準確傳輸能力；通過對兩款高速轉換器芯片的測試方法研究，攻克了12.5Gbps傳輸速率、40Gbps數據吞吐率JESD204B接口發送端接收端功能的測試難題，實現了高速JESD204B接口芯片的量產測試。

后續將繼續提升測試系統的高速信號收發速度，完善測試系統功能，實現對PAM4信號、PCIE等高速接口的測試以及高速協議物理層參數的測試，形成完整的高速串行接口測試體系，加速我國高速高性能器件測試的工程化進程，為后續相關標準的制定提供實驗及數據支撐。