鉿基高κ材料研究及進展

程文海，王 海，周濤濤，盧振成，王凌振，蔣梁疏

（浙江凱圣氟化學有限公司，浙江 衢州324004）

1961 年首次生產出Si 半導體集成電路上只含了4 個晶體管，僅4 年后即1965 年集成電路上就集成了64個晶體管。有了前期知識的積累，1965年底Intel公司創始人之一MOORE 提出了有名的Moore定律，按照等比縮小的原則，朝著單個晶體管更小、集成度更高、功耗更低和速度更快的方向發展，硅基MOS（金屬氧化物半導體）集成電路一直遵循這一規律。

傳統的柵介質層SiO2由于具有良好的熱穩定性，以及非常出色的界面特性，使其在Si 基集成電路領域被使用了長達半個世紀之久。但是，元器件關鍵尺寸按照Moore 定律縮小，柵介質層厚度的不斷減薄，隨著器件尺寸進入到90 nm 技術節點的時候，SiO2的厚度已減小至1.2 nm，溝道勢壘高度將因漏電流增大而降低，在2 nm 以下，由于電子的隧穿效應，使用SiO2作為柵極介電層產生的泄漏電流不再可接受[1-2]。因此，在進入到45 nm技術節點時，需要使用高介電常數（κ）柵介質替代傳統的SiO2柵介質，同時可獲得更大的柵介質的物理厚度，從而有望解決因柵極漏電而引起的電路失效問題。

1 Hf基高κ材料

從上世紀90 年代末開始，國內外分別對高κ材料的系統性研究，直到2007年，Intel公司45 nm技術節點首次采用后柵工藝使用氧化鉿（HfO2）材料作為高κ柵介質層，這是HfO2高κ材料的首次量產，從此確定了HfO2在高κ柵極介電材料領域的主導地位[3-5]。幾種常見柵介質材料性能對比見表1[6]。

表1 常見柵介質材料性能對比Tab 1 Comparison of the performance of common gate dielectric materials

雖然HfO2有較大的κ（～20）、大的禁帶寬度（～5.7 eV）、良好的熱力學穩定性和與Si襯底有合適的能帶偏移[7]。但隨著電子元器件尺寸進一步減小，高純非晶態HfO2的κ已經不能再滿足集成電路發展需求。與SiO2相比，HfO2本身存在著諸多不足，比如HfO2也有一些內在的缺陷，如結晶溫度較低、易產生氧和雜質滲透及缺陷[8]；再者HfO2與Si直接接觸會顯著降低襯底Si 中載流子的遷移率，再結晶時會成為氧原子或雜質原子擴散的通道，進而引起漏電流增加或在HfO2與Si 襯底之間產生SiO2界面層[9]。為滿足生產需要，研究者通常采用摻雜或雜化方式改變HfO2性能，形成新的Hf基高κ柵介質材料。

對于簡單摻雜改變κ，目前主要研究較多的摻雜元素包括Ti、Al、Zr、Ta、Si、N 等，形成HfTiOx、HfAlOx、HfZrOx和HfSiON 等結構[10-14]。或者摻雜一些稀土元素，如元素La或Y形成HfLaOx或HfYOx等結構，在HfO2摻入稀土元素形成Hf 基高κ柵介質材料，可有效增加κ、改變電子結構、抑制氧空位的生成和增大能隙，從而提高其在MOS器件中應用性能[15-16]。

Hf基高κ材料在保持等效氧化層厚度（EOT）的同時可以擁有更大的物理厚度，這樣可以減小柵電極與溝道間的直接隧穿電流。在選擇Hf基高κ材料除考慮有較高的κ外，還需滿足[17]：

1)Hf 基高κ材料有較高的結晶溫度，結晶后晶界會為載流子提供通道導致漏電流增大，所以期望MOS 元器件制造過程中在高溫處理下Hf 基高κ材料仍處于非晶狀態。

2)Hf基高κ薄膜沉積在Si襯底上后熱力學穩定性良好，盡量避免熱處理過程中高κ柵極電極和Si襯底之間發生反應，生成低κ界面層。

3)禁帶寬度要大，介質導帶與硅導帶間勢壘要高，載流子遷移率要低，界面態密度及缺陷密度要低。

理想高κ柵介質材料要求見表2。

表2 理想高κ柵介質材料要求Tab 2 Requirements of ideal high-κ grid dielectric materials

2 制備方法

制備Hf 基高κ薄膜的方法多種多樣，如溶膠凝膠法、化學氣相沉積（CVD）、物理氣相沉積（PVD）、分子束外延（MBE）、脈沖激光沉積（PLD）和原子層沉積（ALD）等[18-25]。

ALD 技術可以將薄膜淀積厚度精確控制到原子層水平，高的深寬比溝槽、高密度的非晶態薄膜、通孔樣品以及納米粒子粉末都會保證100%臺階覆蓋率，并且能保證薄膜生長具有良好的均勻性和優異的電學特性。ALD還對數據存儲器、微電機系統（MEMS）、顯示面板等這些需要高質量，高均勻度以及超薄薄膜器件的發展以及應用有著巨大的潛力。

2007 年，Intel 公司應用ALD 技術沉積HfO2制成45 nm鰭式場效應晶體管（Fin-FET），產業和學術界對這種介質沉積方法開展了大量的研究。ALD技術可以從原子水平上在Si 襯底表面實現原子層的堆積，從而可以保證薄膜生長的均一性和一致性。與CVD 技術類似，ALD 技術也是在通過在襯底表面發生化學反應而生長薄膜。不同的是ALD基于2 步獨立且自限制不斷循環，可以精確控制每一次循環的厚度，實現原子層精確疊加。隨著日趨減薄的EOT 厚度，ALD 技術沉積高κ介質止逐漸成為無法替代的新型柵介質沉積方法。此外，這種ALD技術沉積方法臺階覆蓋率高且覆蓋厚度均一，因此可以實現多維復雜結構上的薄膜沉積。

丁士進等用ALD 技術制備Al2O3/HfO2納米疊層薄膜作為絕緣介質層，得到高性能金屬-絕緣體-金屬（MIM）電容器，每個Al2O3和HfO2單層的厚度通過ALD的反應循環次數來控制，該方法生長很薄的薄膜時可以達到精確的厚度控制，所制得的電容器可分別滿足射頻旁路電容器和模擬電容器的基本要求，在10 kHz～20 GHz 內穩定的高電容密度12.8 fF/μm2[26]。陸旭兵等公開了1 種面向鐵電存儲器應用的ALD制備Hf0.5Zr0.5O2鐵電薄膜的方法，以Hf 源和Zr 源分別作為反應前驅體，H2O 為氧源，腔體溫度是270 ℃，反應前驅體加熱溫度是80 ℃，得到Hf0.5Zr0.5O2鐵電薄膜，具有薄膜鐵電性均勻、剩余極化強度大、介電常數大、漏電流小的優異等性能[27]。

LEE等以三(N,N'-二異丙基甲酰胺基)鑭、四-(乙基甲基)酰氨基鉿為前驅體，以H2O 為氧源，在Si 基板通過ALD技術沉積得到可應用于高κ柵極電介質的LaHfOx納米層壓膜。獲得薄膜EOT 在1.23～1.5 nm，漏電流密度為13×10-9～13×10-6A/cm2（平帶電壓為1 V）。該薄膜在950 ℃時仍保持非晶態，這表明其非常好的熱穩定性[28]。

3 應用現狀

Hf基高κ材料用途主要包括2類，用于儲存器的電容介質（如DRAM）和用作晶體管MOSFET 的柵膜介質，二者對高κ介質材料的要求也不同。作為儲存器的電容介質要求高κ薄膜具有順電相，通常κ越高越好，還需滿足漏電流低、介電損耗小、擊穿電壓高、翻轉時間短、耐疲勞性能好等要求。作為晶體管MOSFET 的柵膜介質要求κ不能太高也不能太低，κ過高，即材料的物理厚度太厚，會產生邊緣效應，在工藝生產中將出現光刻深度及布線時的爬坡等問題；κ如果過低，則體現不出新型柵介質的優越性。柵介質的κ與能隙存在一定的負相關關系，因此在選擇材料時能帶和介電常數之間存在著一定的權衡。除此之外，在將高κ柵介質材料應用于電子元件時，為了保證元件性能還必須考慮一些其他因素如低缺陷密度和界面陷阱等。因Hf基高κ材料作為柵介質廣泛應用于VLSI，因此介紹Hf基高κ柵介質材料的應用。

集成電路制造過程，當晶體管尺寸縮小時，短溝道效應是最重要的問題，溝道的勢壘高度將因漏電電壓增加而降低，從而引起熱電子發射電流增大。為了解決以上問題，MA等采用具有TiN/HfZrO2柵堆疊材料制備多晶硅隧道場效應薄膜晶體管（TFET），研究表明，該多晶硅TFET 低閾值電壓為～-1.218 V、亞閾值擺幅（SS）為～-0.311 V/dec，并且具有溝道長度不敏感的傳輸特性[29]。

常規薄膜晶體管（TFT）中載流子輸運機理是具有散射效應的熱電子發射，采用漂移擴散輸運模型解釋此陷阱態能級誘導能壘增高，從而產生較強的溝道長度依賴性。對于多晶硅TFET 而言，載流子輸運機理是帶間隧道，受溝道長度影響較小，包括帶間隧道效應和陷阱隧道效應。多晶硅TFET的不同載流子輸運機理將導致柵介質厚度效應。與多晶硅TFT 相比，當多晶硅TFET 柵介質HfZrOx厚度從18 nm 減少到10 nm 時會增加柵極電容密度，并且多晶硅TFET 的SS 和通態電流表現更好。這表明具有較高柵電容密度的多晶硅TFET將會替代傳統的多晶硅TFT在3D IC的應用。

ROLLO 等以高κ介電材料（HfO2）為對象，研究了高深寬比為特征的傳感器鰭式場效應晶體管（Fin-FET），優化設計FET 以得到更高的跨導（從而獲得較好的信噪比）、更大的動態范圍和化學穩定性。傳感器Fin-FET高深寬比的幾何形狀可以提供更高電流，以及更高平面溝道傳導比，比傳統硅納米線更可靠。這種具有HfO2的Fin-FET結構器件對輸出和傳輸信號提供了最佳線性響應，并且提供了更寬的動態范圍，也顯示出最佳的化學穩定性。因此該認為高深寬比Fin-FET/高κ介電體系（HfO2）提供了綜合性能最佳的基于FET的傳感器[30]。

有機-無機雜化材料由有機相和無機相相互作用形成的一類新型材料，有機相和無機相相互作用力包括氫鍵、范德華力、共價或離子化學鍵。因為這類材料的化學鍵極為豐富，使其特性可調節，因此可以設計出具有合適的機械、光學或電氣特性的雜化材料。

RAO等低溫下采用溶膠-凝膠法制備了無機-有機HfO2-GPTMS 雜化膜，該雜化膜可應用于高κ柵。采用橢圓偏振光譜分析（SE）、AFM、FESEM、FTIR、TGA 和XPS 等技術表征雜化膜。研究表明雜化膜表面均勻光滑，具有高光學透明度。金屬-絕緣體-金屬（MIM）結構電壓與電容的介電性能關系通過測量漏電流來表征。根據此分析，漏電流密度為0.1 μA/cm2（1 MHz）時，電容和介電常數分別為51.3 nF/cm2和11.4。該雜化膜作為薄膜晶體管（TFT）介電柵的電性能，通過在ITO玻璃基板上沉積法制備TFT 底柵介電層（HfO2-GPTMS），然后濺射α-IGZO 薄膜作為溝道層，所得TFT 的電學特性顯示出良好的飽和度遷移率4.74 cm2/(Vs)，閾值電壓很低，僅為0.3 V，Ion/Ioff為104，工作電壓低于8 V[31]。

對于Hf 基高κ材料在儲存器的電容介質應用，LYU 等采用SrTiO3為模板在Si(001)上集成鐵電Hf0.5Zr0.5O2和La2/3Sr1/3MnO3底電極的外延雙層。與SrTiO3(001)單晶襯底上的等效膜相比，Hf0.5Zr0.5O2膜顯示出性能增強。厚度10 nm 以下的薄膜具有34 μC/cm2的殘留極化率。Hf0.5Zr0.5O2電容器在4 V 工作電壓下具有很長的保存時間，可長達10 年以上，并且在長達10 個循環周期中仍具有很高的耐疲勞性[32]。使用SrTiO3模板在Si(001)上外延Hf0.5Zr0.5O2薄膜，顯示出的極強的鐵電性能，為硅上單片集成存儲器開發提供了方向。

4 結 語

高κ介質材料替代傳統SiO2作為柵介質是集成電路發展的必然趨勢，其在先進的MOS元器件中得到廣泛應用。Hf基高κ材料由于熱穩定性好、κ大小合適，因而其是一類很有前途的材料。純凈HfO2自身存在某些物化缺陷，可以通過改變合成工藝或向純凈HfO2中摻入雜質元素，誘導HfO2發生晶相轉變，形成雜化Hf 基柵介質薄膜材料是解決純凈的HfO2自身缺陷有效途徑之一。

Hf 基高κ介質薄膜制備方法有很多，對于不斷縮微化的集成電路，柵介質薄膜厚度越來越小，目前集成電路制程邁向3 nm 節點。ALD 技術在薄膜沉積方面有傳統成膜技術所無可比擬優勢，其成膜幾何厚度已達1 nm，ALD 成膜技術將替換CVD、PVD 等淀積技術成為主流。改善和發展ALD 制備工藝仍是Hf基介質薄膜材料研究中的焦點問題。

Hf 基高κ材料在MOS 元器件制作中有很大應用價值，這是VLSL技術迅速發展對高κ介質材料需求的必然趨勢。科學家對高κ材料進行了深入研究，Hf 基高κ材料的研究已取得了很好的成果，并且得到廣泛實際應用。但從研究情況分析，Hf 基高κ材料仍然存在很多問題，如Hf 基高κ材料與硅基界面粘合性較差，存在雜質擴散，載流子的遷移率會下降等。因此，如何得到優異綜合性能的Hf 基高κ材料是當前材料科研工作者急需解決的主要問題。進一步探索新的Hf 基高κ材料，提高其與襯底材料相容性及改善界面性能，通過摻雜或發展制備工藝獲得優異綜合性Hf基高κ材料是重要途徑。