基于數字鎖相環的無人機測控鏈通用位同步方法

孫慧賢，張玉華，黃欣鑫，全厚德，唐友喜

(1.陸軍工程大學石家莊校區，河北 石家莊 050003；2.電子科技大學通信抗干擾國家級重點實驗室，四川 成都 611731)

0 引言

無人機測控鏈是實現無人機與地面控制站之間的數據收發的通信鏈路，它既能傳輸上行遙控指令、下行遙測數據等低速率信息，又能夠傳輸下行的偵察圖像數據等高速率信息，是無人機系統重要組成部分[1-3]。在無人機測控鏈接收機中，位同步的主要作用是進行位定時恢復，確定碼元的最佳采樣時刻。位同步電路的性能直接影響整個系統的誤碼率，是鏈路設計的關鍵和實現的難點[4-5]。

目前，在無人機測控鏈中采用的位同步方法主要有插入導頻法和直接法兩種類型[6-7]。插入導頻法通過在基帶信號中插入用于位定時的導頻信號實現位同步，增加了發送功率，且接收端還須對導頻信號進行反向消除，以減少導頻信號對基帶判決的影響。

直接法又被稱為鑒相法[8]，該方法直接從接收信號中提取時鐘信號或通過相位比較調整在本地時鐘信號。在此類方法中，傳統數字接收機位同步必須配合以外部的模擬部分，電路設計復雜，難以實現接收機的全數字化和集成化；而且在鎖相過程中，需要本地采樣信號的頻率和相位根據鑒相誤差進行調整，因而鏈路適應性較差。本文針對上述問題，提出了基于數字鎖相環的無人機測控鏈通用位同步方法。

1 無人機測控鏈位同步方法

1.1 無人機測控鏈路總體設計

無人機測控鏈路基于軟件無線電思想設計，采用跳頻抗干擾通信技術體制，其發射與接收電路整體結構如圖1所示。

圖1 無人機測控鏈路發射與接收電路整體結構Fig.1 The whole structure of transmitting and receiving circuit of UAV TT & C link

發射機主要由數字處理單元、數模轉換器(DAC)、射頻單元構成，其中發射機數字處理單元主要完成CRC編碼、信道編碼、交織、QPSK調制、組幀、上變頻以及跳頻頻表控制等。

接收機主要由數字處理單元、模數轉換器(ADC)、射頻單元構成，其中接收機數字處理單元主要完成下變頻、頻偏糾正、位同步、QPSK解調、綜合處理、信道解碼、CRC校驗以及跳頻同步控制、跳頻頻表控制等。

在接收機的數字信號處理中，為了恢復出發送信息，需要對解調器的輸出進行周期性的抽樣，每個符號抽樣一次。由于接收機本地的時鐘不能自發地與接收到信息的符號同步，因此必須進行符號同步的處理，才能為解調器提供同步的符號定時，獲取接收碼元的最佳判決時刻，這也正是位同步單元需要完成的主要功能。

無人機測控鏈路設計主要指標如下：

通信頻率：800～840 MHz；

信道間隔：1 MHz；

中頻頻率：5 MHz；

碼元速率：625 Kbps；

調制方式：BPSK。

1.2 基于鎖相環的位同步方法

將傳統鎖相環與內插調整鑒相方法結合，設計用于無人機測控鏈的位同步方法，所設計的位同步鎖相環電路結構如圖2所示，主要由模數轉換器(ADC)、內插濾波器、定時誤差檢測單元、環路濾波器和數字控制振蕩器(numerically controlled oscillator, NCO)等單元構成。

圖2 位同步鎖相環電路結構框圖Fig.2 Structure diagram of phase-locked loop

從圖2可以看出，所設計的位同步鎖相環是一個反饋式的環路，與傳統的采用鎖相環鑒相的數字接收機相比，不同之處在于該電路的采樣時鐘是一個自由采樣時鐘，與發送端時鐘無關，因此接收端可在固定采樣率下對基帶信號進行采樣。由此可見，此類接收機為開環結構。而在這種情況下，定時信息均在接收到的數字基帶信號中獲得，即通過接收信號調整本地采樣時鐘，在正確的采樣時刻下輸出采樣獲得符號信息。因此，判決輸出的時鐘與接收信號之間是否一致至關重要。判決輸出的時鐘超前或滯后都會導致誤碼率的增加。

環路數據處理的基本流程如下：

1) 接收信號X(t)經接收機時鐘Ts采樣后得到X(mTs)，輸入內插濾波器，經內插濾波后，每個碼元會得到一個最佳判決點或者調整過程中的中間點；

2) 定時誤差檢測模塊利用檢測算法提取定時誤差，將其送入環路濾波器；

3) 環路濾波器對誤差信號進行低通濾波處理，濾除高頻噪聲，將結果送入NCO控制器；

4) NCO控制器根據環路濾波后的誤差信號，計算得到插值濾波器的再采樣時鐘信號enable和小數間隔uk，反饋至內插濾波器；

5) 插值濾波器根據新的enable和uk值，進行計算，得到新的內插點，送往定時誤差檢測單元。如此往復循環，環路就這樣循環地進行自身反饋調節，從而得到正確的采樣點，使環路達到穩定。

1.2 位同步電路功能單元設計

1.2.1內插濾波器

內插濾波器所做的并不是傳統的內插操作，實際上是完成一個數據速率的轉換。假定接收機在模數轉換過程中的采樣周期為Ts，信號的符號周期為T，插值的本質是從接收信號的一個符號的多個采樣點中計算得出符號的最佳采樣值。

設內插器輸入信號為X(mTs)，內插濾波器的脈沖響應是hI(t)，輸出信號的采樣周期是Ti，Ti和碼元時鐘是同步的，那么內插濾波器的輸出為：

(1)

內插濾波器的核心任務是通過內插運算和再采樣時間Ti的調整，使得接收機的判決時刻點與理論的最佳判決點盡量接近。

設mk為輸入采樣的基本指針，k為輸出采樣的基本指針，則可得：

mk=int(kTi/Ts)

(2)

設小數間隔uk為最佳內插時刻和基點之間的分數間隔，0

kTi=(mk+uk)Ts

(3)

代入式(1)得：

(4)

這一關系式揭示了數字內插濾波器的運算過程。在位同步環路中，內插濾波器接受NCO控制單元的兩路輸出信號，一路為enable信號，對插值進行使能選擇，其周期為Ti，即內插濾波器進行重采樣的周期，Ti與符號周期同步；另一路信號為小數間隔uk，用于控制內插濾波器對輸入信號進行內插運算。

從上述的分析可知，本文所采用的內插濾波器是一個時變的濾波器，可以根據小數間隔的不同實時更新系數，不斷調整插值點，直到得到正確的插值，使環路達到穩定狀態。

1.2.2定時誤差檢測單元設計

定時誤差檢測單元的作用是通過定時誤差算法量化插值的相位誤差。無人機測控鏈路調制方式為BPSK，針對此類調制方式，選擇Gardner算法完成定時誤差估計。此算法具有兩個顯著優勢：一是減小了環路的計算量，每個符號僅需要采樣2個點，計算量小；二是位同步與載波恢復、調制方式、載波頻率和相位無關，可以先拋開載波同步研究定時同步，降低了接收機的復雜度。

以BPSK接收機為例，定時誤差檢測的表達式為：

en=X(n-1/2)[X(n)-X(n-1)]

(5)

式(5)中，X(n-1/2)表示連續兩個符號取樣時刻中點的取樣值，該值能表示定時誤差的大小，不能表示定時誤差的超前或滯后特性。

為了表示定時誤差的超前或滯后特性，利用對中間采樣帶點與兩個判決點的差值相與的方式進行計算。如果兩個判決點有符號轉換，則該差值的符號就表示了誤差的方向，也就確定了定時誤差大小和調整方式。

通常，無人機測控鏈路中，常用的調制方式為MPSK、MQAM等。上述誤差定時檢測器對于不同的調制方式(如MPSK、MQAM)，均可以完成定時誤差提取，且不受傳輸速率限制，具有較好的通用性。對于不同調制方式，誤差定時檢測器的檢測靈敏度不同，需要根據具體的調制方式進行仿真計算。

1.2.3環路濾波器設計

環路濾波器的作用是濾除誤差信號中的高頻噪聲，減小定時誤差抖動，可確保環路因瞬時噪聲而失鎖后快速重捕獲，同時控制環路相位校正的速度與精度。輸入的誤差估計信號經過環路濾波器后，轉換為相位誤差，送往NCO控制器。

綜合考慮電路運算量與環路控制精度，本文采用二階有源比例積分濾波器作為環路濾波器，其時域的遞歸方程為：

y(n)=y(n-1)+c1[x(n)-x(n-1)]+c2x(n)

(6)

其離散域形式為：

H(z)=C1+C2/(1-z-1)

(7)

式(7)中，

環路增益K=K0·Kd，其中，K0為NCO的增益，Kd為鑒相器的增益。鑒相器增益值可通過開環測試得到，一般為選取經過固定時延偏差的定時誤差曲線的過0點斜率值[6]。

環路帶寬ωn影響系統環路的收斂速度，當ωn較大時，環路鎖定所需時間短，但鎖定后的抖動會比較大；而當ωn較小時，環路鎖定所需時間長，但鎖定后的抖動較小。在實際應用中，需要綜合考慮環路的收斂速度和穩定誤差，根據鏈路的需要調整ωn值，從而達到系統的要求。

1.2.4NCO控制器設計

NCO控制器的作用是產生兩個插值的控制信息，即再采樣時鐘Ti和小數間隔uk。NCO控制器主要由NCO遞減計算模塊和小數間隔計算模塊兩部分組成。整個控制模塊工作的工作時鐘為輸入采樣時鐘Ts，當第m個采樣時刻到來時，NCO的狀態寄存器中的狀態為η(m)，遞減臺階為w(m)。根據NCO的遞減工作特性可推得:

η(m+1)=(η(m)-w(m))mod(1)

(8)

為便于計算，假設NCO工作周期經過歸一化處理，則w(m)為一個正小數，NCO會產生向下的溢出。此時，NCO的遞減計數工作周期可由w(m)決定。而這一工作周期也正是再采樣的時間間隔Ti。這是因為在每個Ts時間內，NCO都會遞減w(m)，所以NCO會在每個1/w(m)個Ts周期后發生溢出，則有Ti≈Ts/w(m)。

在實際運行中，w(m)是一個初始值與環路濾波器輸出的誤差值之和，是一個變化的值，即

w(m)=Ts/Ti+err_loop

(9)

w(m)的實時調整使得Ti可以動態地與接收信號中的符號周期同步，確定符號的最佳判決時刻。

采用相似三角形的計算方法可以得到：

ukTs/η(mk)=(1-uk)Ts/[1-η(mk+1)]

(10)

進而可以推出小數間隔：

uk=η(mk)/[1-η(mk+1)+η(mk)] =
η(mk)/w(mk)

(11)

由于w(m) ≈Ts/Ti，故小數間隔可近似被表示為：

uk≈εη(mk)

(12)

式(2)中，ε近似為一個常數。

2 位同步方法在FPGA上的實現

2.1 位同步鎖相環電路整體設計

FPGA芯片由于能提供通用計算結構，具有信號實時處理能力強，支持并行處理，廣泛用于無人機測控鏈路的基帶和中頻信號數字處理。本節在FPGA芯片上，按照所提出的位同步方法，設計相應的數字電路，實現測控鏈路的位同步。

基于數字鎖相環的位同步電路整體設計與上文所述一致，具體如圖3所示。電路參數依據無人機測控鏈路總體參數確定，測控電路采用軟件無線電低中頻架構，中頻頻率為5 MHz，碼元速率為625 Kbps，因此，從中頻信號到基帶信號變換中需要進行8倍下采樣。

2.2 位同步鎖相環電路模塊設計

2.2.1內插濾波器

在實際運算中，內插濾波器就相當于一個插值函數，不需要擬合出整條曲線，只需根據小數間隔估計出再采樣時刻點的樣值。

本文選用了立方插值濾波器進行插值運算，在數據處理過程中，可以看作是基于拉格朗日插值多項式設計的N點內插運算：

(13)

式(13)中，Ci為濾波器系數，對該系數的計算本質上就是求插值的基函數。

下面計算本文所采用的立方內插方法計算濾波器系數，設置內插節點數N=4，內插所要求的估計值位于4個內插節點的中間，則將采樣間隔Ts歸一化后可以得到內插濾波器的四個系數，具體計算方法如下：

內插濾波器的邏輯電路模型如圖4所示。

圖3 FPGA設計整體框圖Fig.3 FPGA design block diagram

圖4 內插濾波器的邏輯電路模型Fig.4 Logic circuit model of interpolation filter

圖4中，C_Calculate模塊完成根據小數間隔將內插濾波器的四個系數C0，C1，C2，C3計算出來，內插濾波器的輸入數據經過周期延時，到達對應的抽頭位置，與對應的濾波器抽頭系數相乘，再將乘積結果再相加，就可以得到內插的結果。

2.2.2定時誤差檢測

定時誤差的計算采用了Gardner算法，在實際應用中又可簡化為:

en=sign[X(n-1/2)][X(n)-X(n-1)]

(14)

定時誤差檢測單元的邏輯電路模型如圖5所示。

圖5 定時誤差模塊的邏輯電路模型Fig.5 Logic circuit model of timing error module

2.2.3環路濾波器

環路濾波器模型如圖6所示，采用二階有源比例積分濾波器，包含比例路徑和積分路徑兩個處理路徑，通過控制比例增益C1和積分增益C2調整環路的帶寬和收斂速度。依據式(7)可知，計算比例增益C1和積分增益C2，需要確定環路的無阻尼振蕩頻率ωn、等效輸出帶寬BL、環路鑒相增益Kd等參數。

圖6 環路濾波器的邏輯電路模型Fig.6 Logic circuit model of loop filter

在實際應用中，等效輸出帶寬BL可以根據信道情況酌情確定。如果信噪比較高，則可以將其設置為較小值；否則可以適當放寬該值，以便于捕獲。根據1.2.3節環路濾波器設計，等效輸出帶寬BL設為50 Hz。

根據鎖相環理論[6]，阻尼系數ξ取0.707。對于理想二階環，無阻尼振蕩頻率為：

(15)

對于環路鑒相增益Kd的取值，利用開環模式環路仿真值來直接測試鑒相增益，即在環路濾波器不工作，不進行信號誤差反饋以及參數更新的條件下，得到定時誤差曲線，求其過零點的斜率，從而進一步求得比例增益C1和積分增益C2。

2.2.4NCO控制器

NCO控制單元的電路模型如圖7所示。整個反饋環路通過環路誤差來調整累減的周期，從而保證再采樣時刻點Ti與符號的最佳判決點同步。

NCO控制器的核心部分就是一個循環累減計數器。在輸入采樣時鐘Ts的控制下，NCO控制器進行循環累減計數。每次當循環累減計數溢出時，產生一個enable信號，即再采樣時鐘信號Ti，同時將溢出時刻的前一個Ts時刻的寄存器的狀態η(m)送出。根據式(12)來計算小數間隔uk，而ε≈1/ω=Ti/Ts，是一個常數，取值為4。

圖7 NCO控制單元的邏輯電路模型Fig.7 Logic circuit model of NCO control unit

3 仿真與分析

軟件無線電平臺采用的FPGA芯片為Xilinx公司Kintex7系列芯片中的XC7K160T，以該芯片為開發對象，在ISE 14.4為開發環境，采用Verilog硬件描述語言進行開發，仿真工具采用ModelSim SE 10.1C軟件。

3.1 仿真結果

按照上文所述的電路結構進行位同步鎖相環數字電路的定點仿真，系統時鐘設定為10 MHz，中頻頻率為5 MHz，碼元速率為625 Kbps。電路接收到的中頻數據采用采樣率為5 Msps的BPSK信號，信號的符號速率為625 Kbps，數據采用貝努利序列隨機二元數據。基于FPGA的位同步鎖相環定點仿真結果如圖8、圖9所示。

圖8 基于FPGA的位同步鎖相環定點仿真結果一Fig.8.Fixed point simulation results A of bit synchronous PLL based on FPGA

從圖8可以看出，在位同步初始階段，小數間隔存在小幅震蕩，最終趨于平穩，同時鑒相器輸出的趨勢也逐漸趨于穩定小幅震蕩。

從圖9可以看出，在同步之后，小數間隔取值基本固定。同時，對比鎖相環電路的輸入數據與輸出數據發現，電路可以準確跟蹤輸入信號采樣時刻，再采樣后的信號可以符號判決。

對上述仿真結果分析可知，初始時間段，環路初步不穩定狀態，鑒相器誤差較大，對應的環路濾波器輸出也發生變化，使得NCO輸出的再采樣時鐘信號enable和小數間隔uk發生變化。通過再采樣時鐘信號enable和小數間隔uk的調整，使得輸出采樣結果的相位跟隨輸入信號相位的變化，從而使得環路建立新的穩態。

當環路處于穩定狀態時，鑒相輸出誤差處于小幅震蕩，接近于0，NCO輸出的小數間隔為基本為一恒定值，約為0.14。這一結果說明，二階鎖相環路對輸入信號相位跳變的響應的穩態相差為零。

3.2 同步性能分析

通常，描述位同步電路的同步性能的核心指標有同步概率和同步建立時間。本文結合這兩個指標，對所提出的位同步鎖相環電路的性能進行仿真分析。

位同步的同步概率為是指同步的成功率。同步建立時間是指系統開機或失去同步后重新建立位同步所需花費的最大時間。從理論分析來看，基于內插的位同步算法根據采樣點來計算位定時誤差。在本文的算法中，每經過1個碼元就會計算出1次定時誤差。這一特性說明，平均每1個碼元周期位同步模塊進行1次誤差的調整。所以，這種算法的位同步建立時間是過零點檢測類位同步算法的一半。

利用仿真分析了信噪比為35 dB，20 dB，10 dB，5 dB四種情況下，位同步鎖相環電路的同步性能。每種信噪比下仿真100次，統計平均同步建立時間和同步概率，結果如表1所示。通過對仿真結果分析可知，信噪比越低則同步建立時間越長，同步概率越低。

表1 不同信噪比條件下的同步時間與同步概率

此外，在實際數字電路設計中，對FPGA資源的占用情況也是一個值得關注的重要參數。表2總結了本文設計的位同步數字鎖相環電路的資源占用情況。

表2 位同步電路占用FPGA資源情況

以上結果是采用ISE 14.4針對XC7K160T器件綜合后得到的。從中可以看出，整個位同步數字鎖相環電路所占用的資源與芯片整體擁有的資源相比，占用比例低，占用資源較少。這說明所設計的位同步數字鎖相環電路運算量小，所選用的芯片完全可以支持定時同步環路的硬件工作。

4 結論

本文提出了基于數字鎖相環的無人機測控鏈通用位同步方法。該方法采用內插調整進行本地采樣信號的頻率和相位調整，在不改變本地時鐘的條件下來實現位定時時刻的調整，可在數字域完成全部位同步電路，具有一定的通用性。基于FPGA芯片完成了全數字位同步電路的實現，通過電路仿真實驗驗證了電路的有效性，并分析其同步性能。研究結果表明，所設計的位同步方法所需采樣點少，易于高速實現，適合在軟件無線電平臺上實現，且具有檢測性能不受載波相位恢復影響的優點，具有一定的通用性，可應用于其他無人機測控鏈位同步電路中。