一種新的基于FPGA的超寬帶實時信號偵測技術*

李佳洋

(中國西南電子技術研究所， 成都 610036)

0 引言

戰(zhàn)場環(huán)境中電子信號主要以雷達信號為主，還包括敵我識別信號、數(shù)據(jù)鏈信號等。通過對雷達信號進行偵察，可以全天候、安全、隱蔽的在復雜電磁環(huán)境中獲取雷達輻射源的位置、信號參數(shù)、工作狀態(tài)、型號等各類信息，有效支撐對周邊地區(qū)綜合態(tài)勢和戰(zhàn)時戰(zhàn)場電磁態(tài)勢的掌握，并實時引導電子進攻和防護作戰(zhàn)。針對電子信號偵測的需求越來越多，電子信號偵測瞬時信號帶寬大，采樣率高，實現(xiàn)難度大等特點，對FPGA處理資源要求也越來越高。一般多采用多相濾波結構技術[1]，但帶來過渡帶信號重復檢測、寬帶信號分裂等問題。文中提出了一種基于單通道信號檢測引導的直接中頻信號偵測流程，可避免重復檢測和信號分裂問題，并且FPGA實現(xiàn)架構簡單，參數(shù)測量精度高，資源利用率少。

1 算法流程

以4通道傳統(tǒng)電子信號偵測系統(tǒng)[2]為例，其流程如圖1所示。從圖中可以看出為了滿足檢測信號的同步，傳統(tǒng)電子信號偵測流程需要4路中頻信號都完成ADC轉(zhuǎn)換、數(shù)字信道化、信號檢測以及信號合并，隨著未來系統(tǒng)對偵測瞬時帶寬的覆蓋、采樣率以及系統(tǒng)通道數(shù)的需求越來越大，基于基帶信號的傳統(tǒng)電子信號偵測處理所需的FPGA處理資源也呈幾何狀態(tài)增加，已無法滿足未來裝備小型化、架構綜合化、系統(tǒng)低功耗的發(fā)展趨勢。

圖1 傳統(tǒng)電子信號偵測流程圖

圖2 基于中頻數(shù)據(jù)的單通道信號檢測引導的偵測流程

為了滿足瞬時超寬帶以及實時信號偵測的資源需求，基于單通道信號檢測引導的直接中頻信號偵測流程如圖2所示。從圖2中可以看出與傳統(tǒng)偵測流程相比，新的偵測方法只有1通道信號完成基于中頻信號的信號檢測、信號合并、參數(shù)測量等，2～4通道只完成相位提取后與通道1的相位參數(shù)進行關聯(lián)，用作后續(xù)側(cè)向使用，這樣大大節(jié)約FPGA的資源并且實現(xiàn)流程簡單。

2 算法原理

2.1 基于中頻信號的數(shù)字信道化

數(shù)字信道化處理一般采用多相濾波算法或滑動DFT算法[3]。多相濾波算法比較成熟，但應用于雷達信號偵察處理時其過渡帶帶來了信號重復檢測、寬帶信號分裂等問題。為此，文中采用基于中頻信號的滑動DFT和時頻跟蹤濾波的信道化處理算法。該方法在處理增益和多信號分離能力方面具有較好性能，且可避免多相濾波方法容易出現(xiàn)的信號分裂等問題。

用滑動DFT的雷達信號偵察處理，就相當于用一個固定長度隨時間滑動的滑動窗口來選擇樣本并進行DFT運算，分析其不同時刻的頻譜信息。其流程如圖3所示。

圖3 基于中頻的滑動DFT數(shù)字信道化

假設滑窗長度為N，數(shù)據(jù)窗每次滑動一個樣點可得到一組頻譜數(shù)據(jù)X(n)和X(n-1)，兩組數(shù)據(jù)的DFT計算結果為：

Xk(n-1)=x(n-N)e-j2πkN+x(n-N+1)e-j2πkN+x(n-N+2)e-j2π2kN+ …+x(n-1)e-j2π2kN

(1)

Xk(n)=x(n-N+1)e-j2πkN+x(n-N+2)e-j2πkN+x(n-N+3)e-j2π2kN+ …+x(n)e-j2π2kN

(2)

整理上式可得到：

Xk(n)=x(n-1)-[x(n-N)+x(n)]e-j2πk/N

(3)

上式即為滑動DFT方程，它可實現(xiàn)逐點DFT運算輸出，每次計算量較小。由于直接對輸入信號進行DFT運算，會存在頻譜泄露，采用時域加窗(頻域卷積)的方法可降低頻譜泄露，如下式所示。

Yk(n)=2Xk(n)-Xk-1(n)-Xk+1(n)

(4)

式中:Y(n)即為n時刻的頻譜數(shù)據(jù)。

2.2 時頻跟蹤濾波處理

時頻跟蹤濾波算法主要解決信號時域重疊以及頻域跨信道的問題。在實際情況中當2個信號同時被接收機檢測時，就會出現(xiàn)時域上的重疊。

圖4 時頻跟蹤濾波處理流程示意圖

時頻跟蹤濾波處理主要由時域關聯(lián)和頻域關聯(lián)組成。|F(t,k)|2中t表示信號的時間信息，k為信號的頻域信息。每種信號都有各自特殊的時頻特性，根據(jù)信號的時頻特性，就可分辨出各種信號。

在前端通過滑動窗后的每一路FFT可測量信號的中心頻率。而AD中頻信號采集后的并行多路滑動窗就可看成到達信號的時間軸，并可測量出信號的持續(xù)時間。

時域關聯(lián)可根據(jù)信號的持續(xù)時間將由于高采樣以及滑動DFT的并行多路檢測的多個信號合成一個信號。頻域關聯(lián)時可將時域上重疊的信號，根據(jù)其出現(xiàn)的不同子頻帶，分離成不同信號，也能通過時域上的連續(xù)將不同子頻帶上的信號合并成符合相應調(diào)制類型的信號。

3 基于FPGA實現(xiàn)

3.1 基于中頻的滑動DFT實現(xiàn)

用FPGA實現(xiàn)基于中頻的滑動DFT數(shù)字信道化，設1.44 Gsps采樣率，128路子信道，子信道帶寬11.25 MHz。FPGA實現(xiàn)流程[4]如圖5所示。

在FPGA處理過程中最重要的是實時性的處理，1.4 Gsps采樣率的AD數(shù)據(jù)解析模塊在FPGA中是輸出16路，每路的工作時鐘90 MHz。數(shù)字信道化中滑動的點數(shù)根據(jù)時間分辨率來決定，一般來說時間分辨率越高越好，但在寬帶數(shù)字信道化處理時逐點滑動會帶來后面FPGA的儲存資源和DSP資源消耗巨大，目前市面上的FPGA資源都不滿足。因此滑動點數(shù)在寬帶信號處理時應根據(jù)參測指標來決定，一般雷達信號最小測量脈沖寬度為0.1 μs，時間分辨率的計算公式如下：

圖5 基于中頻信號的滑動DFT數(shù)字信道化FPGA實現(xiàn)流程

(5)

式中:N為滑動點數(shù)，1.4 Gsps采樣率滑動64點的時間分辨率為0.046 μs，滿足雷達信號最小測量脈沖寬度0.1 μs的要求。

移位寄存器的個數(shù)必須滿足一定FPGA處理時序要求。1.4 Gsps采樣率下AD模塊在FPGA中輸出16路，每路的工作時鐘90 MHz。為了保證AD中頻數(shù)據(jù)的實時性以及完整性，移位寄存器的個數(shù)必須滿足以下關系：

(6)

式中：移位寄存器的個數(shù)為n，移位寄存器輸出工作時鐘為Tout，由于進移位寄存器前中頻數(shù)據(jù)為并行16路，因此滑動64點，工作時鐘延時tdelay=4個周期，nfft=128路子信道，考慮FPGA在設計實現(xiàn)時的時序優(yōu)化，移位寄存器輸出工作時鐘Tout取144 MHz。因此移位寄存器的個數(shù)為20。

3.2 時頻跟蹤濾波處理FPGA實現(xiàn)

時頻跟蹤濾波處理[3]在FPGA中的設計主要是多層級邏輯判斷，主要作用是合并多頻點信號以及分離同時到達的不同信號。

下面主要介紹分集信號、頻率調(diào)制信號以及線性調(diào)頻信號幾種有代表性的多頻點信號的時頻特性，如圖6～圖8所示。

圖6 頻率分集信號時頻圖

圖7 頻率調(diào)制信號時頻圖

通過上述的時頻圖可以看出不同信號的時頻特性是不同的[5]，頻率分集信號在時間上是同時在2個或多個頻點有信號，頻率調(diào)制信號在時間上是連續(xù)在2個頻點有信號，線性調(diào)頻信號是頻率隨時間在線性變化。如圖5所示的基于中頻信號的滑動DFT數(shù)字信道化實現(xiàn)框架中，每一路滑動處理相當于時間軸，每一路中128點FFT相當于頻率軸，根據(jù)信號時頻特性就能判斷出多頻點信號是多個獨立單頻點信號還是一個信號的子脈沖，也可根據(jù)時頻特性將同時達到的多個信號分離開來。

圖8 線性調(diào)頻信號時頻圖

4 工程實現(xiàn)結果

工程實現(xiàn)時FPGA選用xilinx公司V7690T，采樣率1.4 Gsps，中頻瞬時帶寬500 MHz。中頻信號為頻率分集信號、頻率調(diào)制信號以及常規(guī)脈沖信號的混合信號。其中頻率分集信號FD脈沖寬度12 μs、載頻644.5 MHz，頻率調(diào)制信號FSK脈沖寬度5 μs、載頻695.5 MHz，常規(guī)脈沖信號CW脈沖寬度3 μs、載頻836 MHz。通過FPGA檢測處理生成PDW(脈沖描述字)后經(jīng)MATLAB讀取結果，如圖9所示。

圖9 FPGA參測結果

從圖9中可看出:FPGA已成功檢測出3個信號，并且脈沖寬度的檢測精度在0.05 μs以內(nèi)，測頻精度在0.2 MHz以內(nèi)，完全滿足系統(tǒng)指標。

基于中頻數(shù)據(jù)的單通道信號檢測引導的偵測流程(新流程)和傳統(tǒng)電子信號偵測流程(傳統(tǒng)流程)完成4通道信號檢測的FPGA的資源消耗如表1所示，從表中對比來看新的信號檢測流程除了BRAM的消耗比傳統(tǒng)偵測流程要高以外，其余資源使用都大幅減少，特別是DSP資源，節(jié)約了50%多。

表1 FPGA資源對比

5 結論

文中提出了基于單通道信號檢測引導的直接中頻信號偵測流程，采用了基于中頻的滑動DFT數(shù)字信道化以及時頻跟蹤濾波處理等技術，在相同的參測指標情況下，新的偵測流程比傳統(tǒng)電子信號偵測流程占用更少的FPGA資源，能在低功耗FPGA上實現(xiàn)，降低系統(tǒng)功耗，增加系統(tǒng)可靠性。