一種多重觸發式炮口沖擊波存儲測試系統設計

范少波，王代華，趙志國，郭 晉

(1.中北大學 儀器科學與動態測試教育部重點實驗室， 太原 030051; 2.中北大學 電子測試技術國家重點實驗室， 太原 030051;3.晉西工業集團有限責任公司防務裝備研究院， 太原 030051)

炮口沖擊波是各炮口氣流現象中危害最大的一種[1-2]，了解炮口沖擊波，尤其是火炮連發射擊時產生的炮口沖擊波的發生規律，成為了火炮研制中的重要一環[3]。為全面評估炮口沖擊波對周遭設備與操作人員的危害，國內外相關領域的專家已經做了大量研究與試驗。現有炮口沖擊波測試方法大體上可分為以下兩類：引線測試法與存儲測試法[4-5]。存儲測試法較引線測試法來說，操作更加簡潔，數據捕獲率也更高[6]，但現有的存儲測試系統受限于其觸發及存儲特性，大多只能進行單次觸發、單次測試[7]。面向多次重復試驗時，需頻繁地對測試系統進行讀數和上下電操作，時間周期長，效率不高[8]。加之現有的炮口沖擊波試驗多有連發測試需求，射擊過程強度大、效率高[9]，單次觸發的測試系統難以滿足當下的測試需求。針對上述問題，本文設計了一種基于多重觸發技術的炮口沖擊波存儲測試系統，通過系統內置實時時鐘，將每次的觸發時間與沖擊波信號對應，通過合理的FLASH存儲區域規劃及地址分配，實現了負延時數據長度與正向數據長度可編程，使存儲式炮口沖擊波測試系統得以滿足火炮的連發測試需求。

1 系統總體方案

本方案在以往沖擊波測試要求基礎上,針對炮口沖擊波連發測試需求,測試系統設計增加多重觸發功能。系統的數據長度、可觸發次數、負延時長度、濾波器帶寬、增益倍數以及觸發電平等參數可由上位機進行編程設置。系統響應時間≤1 μs，采樣精度≥16 bit。系統觸發之后的數據存儲到FLASH存儲器中，通過上位機讀取系統狀態可獲取當前系統的各項參數以及當前觸發次數。

多次觸發炮口沖擊波測試系統原理如圖1所示，系統由傳感器、數據記錄儀以及主控制臺組成。傳感器在感受到壓力信號之后，將壓力信號轉換為電壓信號傳輸給數據記錄儀，數據記錄儀將電壓信號進行信號調理、模數轉換，最終存儲到FLASH存儲器中。與此同時，FPGA從實時時鐘獲取到沖擊波信號觸發時間，與沖擊波信號一并存入FLASH中，用于甄別觸發次數與觸發時刻是否一致。最后，存入FLASH中的數據由USB接口或ZigBee無線通信模塊讀取到上位機中。

信號調理電路用于將傳感器傳輸過來的沖擊波信號進行直流偏置消除、信號放大、基線抬升以及噪聲濾除。其原理如圖2所示。現有的沖擊波測試系統中消除ICP傳感器直流偏置通常使用的是電容交流耦合的方法，但此方法勢必會影響沖擊波信號的低頻特性[10]。本設計采用直流耦合方式，利用數控電位器與儀表放大器配合消除傳感器輸出的直流偏置電壓，可保證系統的低頻特性[11]。之后沖擊波信號經加法器抬升基線，后經過程控放大器與程控濾波器送入模數轉換器。

圖1 系統原理框圖

圖2 信號調理框圖

采集存儲電路負責將信號調理電路輸出的沖擊波信號進行模數轉換，并根據系統判讀的當前觸發次數將沖擊波信號以及從實時時鐘讀取的時間信息一并存入FLASH存儲器。其原理如圖3所示。

圖4 AD并行接口時序

FLASH存儲器選用Micron公司的NAND型FLASH。沖擊波信號經模數轉換之后進入FPGA，由FPGA通過FIFO緩沖后根據觸發次數按預先設定的存儲地址存入FLASH存儲器中，與此同時FPGA讀取到實時時鐘內的時間信息，同沖擊波數據一并存入FLASH。在需要讀取相應觸發次數的沖擊波數據時，通過上位機發送讀數指令，把對應存儲區域的數據和時間信息一并讀出。本設計中FLASH數據寫入采用雙plane頁編程操作，其時序如圖5所示。

圖5 FLASH雙plane頁編程時序

FLASH存儲器由FPGA進行控制，在工作過程中通過合理的狀態劃分以及狀態跳轉條件選取使得FLASH的多重觸發和多段存儲可以有條不紊的進行，圖6為FPGA控制狀態機示意圖。

2 多重觸發關鍵技術

2.1 存儲區劃分

綜合考慮存儲容量與存儲器結構，最終所選用的FLASH芯片為Micron公司的4GbNAND型FLASH，其存儲容量512 MByte，整片FLASH共分2個planes，每個plane擁有2 048個blocks，每個block擁有64個pages，每個page可存儲2 kByte數據。為提高FLASH的讀寫速率，采用兩個plane同時讀、寫、擦除的方式對FLASH進行操作，因此在存儲區域設計時需將“雙塊頁”作為讀、寫操作的最小單元，將“雙塊”作為擦除操作的最小單元。為了實現多次觸發，記錄多次沖擊波數據，首先需要對FLASH存儲器進行合理的分區，在系統觸發之后按照觸發次數將沖擊波數據存入對應的存儲區域，FLASH存儲分區示意圖如圖4所示。由于生產工藝的限制，FLASH出廠后本身會不可避免的帶有壞塊，但其壞塊總量最多不會超過80塊，為方便存儲區域管理以及保證邏輯地址的連續性，除去需要使用的存儲區域之外，在FLASH中提前預留了壞塊后備區作為存儲區域出現壞塊后的備選塊[12]。剩下的區域中前兩塊作為壞塊信息存儲區，其余部分分為n個沖擊波數據存儲區域，每個區域又分為負延時存儲區與正向數據存儲區域。系統可根據不同的n值來分配更改存儲區域，實現系統觸發次數可編程。但在更改系統可觸發次數的同時，系統數據長度的上限也隨之改變，在參數設置時需加以注意。圖7以n=16為例對FLASH存儲區進行劃分，其中每個沖擊波數據存儲區域為31.25 MB，每個區域又分為6.25 MB的負延時存儲區與25 MB的正向數據存儲區。

圖6 FPGA控制狀態機

圖7 FLASH存儲分區

2.2 負延時讀/寫設計

負延時數據，即在觸發信號來臨之前系統尚處于未觸發狀態時所記錄的信號數據，一般為系統基線。正向數據，即系統觸發之后記錄的包括完整沖擊波信號在內的全部數據。與正向數據不同，負延時數據在寫入FLASH時需采取邊擦除、邊寫入的循環存儲策略。而FLASH存儲器受限于其特殊的存儲結構，只能按頁寫入、按塊擦除，這就對處于負延時存儲階段的數據寫入速率有著嚴格的要求，必須保證該階段的數據寫入速率大于或等于AD的采樣速率，才可以確保存入FLASH中的數據是完整、可靠的。決定負延時數據寫入速率的因素主要包括FLASH存儲器的頁編程、塊擦除時間以及系統的工作時鐘。本文所選用FLASH存儲器的典型參數如表1所示，其中系統工作時鐘為40 MHz。

表1 FLASH存儲芯片典型參數

傳統的FLASH存儲器數據寫入方法為單個plane寫入，并且在負延時階段需擦除完成一塊之后才開始按頁寫入數據。按此方式計算，負延時數據的最低寫入速率vS：

按此方案，系統的AD采樣速率最高僅為1.3MSPS。在本次設計中，采用兩個plane同時寫入、同時擦除的方式，即在負延時存儲階段，同時對FLASH存儲器中的2塊進行擦除，當負延時數據存儲區域中有2塊空白塊之后，同時對2塊中的2頁進行寫入。按兩個plane同時寫入、擦除進行計算，負延時數據的最低寫入速率vD：

即系統的最高AD采樣速率為2.47 MSPS，而在本文的設計中系統AD采樣速率為2MSPS，雙plane同時存儲的方式使得本次設計的負延時數據存儲方案寫入速率滿足設計需求。

由于負延時數據存儲需要邊寫入、邊擦除，而且需要在FIFO中存夠完整的兩頁數據才可以進入頁編程，因此在觸發的同時，若系統正處于頁編程時刻、塊擦除時刻以及數據寫入時刻等情況下，可能會有一部分負延時數據存入正向數據存儲區，需將這部分負延時數據與正向數據準確區分才可以保證系統測試數據的正確性。為此，設計了如下的負延時數據讀取方案。

在觸發時刻，系統正進行頁編程時，FIFO內數據可能為0～2.73 kByte，且此時的數據全部為負延時數據。在完成頁編程并且FIFO中存滿4 kByte，即完整的一頁數據之后，數據將寫入FLASH正向數據存儲區的首兩頁，此時可能有一部分負延時數據一并存入該區域。為了甄別負延時數據與正向數據，在接收到觸發信號時刻，需要記錄觸發信號來臨時的當前數據在FIFO中的所處字節數m，m就是寫入FLASH正向數據存儲區的負延時數據的字節數，在讀數時只需將正向數據存儲區中第一個雙頁的前m字節讀出，并與負延時數據存儲區的負延時數據結合即得到正確的負延時數據。該情況下正向數據存儲區數據示意圖如圖8。

圖8 觸發時刻系統處于頁編程時正向數據存儲區示意

在觸發時刻，系統處于塊擦除時刻時，需等待擦除完成后再將數據寫入正向數據存儲區，此時FIFO中的數據為11.72 kByte。但在觸發時刻FIFO中的數據量為0～11.72 kByte，該時刻之前的數據均為負延時數據，之后的數據為正向數據，并同時一并存入系統的正向數據存儲區。由于在等待擦除完成之后FIFO中的數據量為11.72 kByte，遠大于4 kByte，因此無需等待直接從FIFO中將數據取出并寫入FLASH正向數據存儲區。待數據全部寫入之后，正向數據存儲區中可能有一部分負延時數據。因此，需要記錄觸發時刻數據在FIFO中所處的字節數m，并由此計算出存入正向數據存儲區的負延時數據量，其計算公式為

m÷4 096=x…y

其中，x為負延時數據在正向數據記錄區所占的完整雙頁組數x，余數y等于剩余的字節數，在下一個雙頁中讀取y字節的數據即可得到寫入正向數據存儲區的全部負延時數據。該情況下正向數據存儲區內數據示意圖如圖9。

圖9 觸發時刻系統處于塊擦除時正向數據存儲區示意圖

在觸發時刻，系統處于數據寫入階段時，數據讀取情況與頁編程時刻相同，讀取數據后，只需在FPGA微控制器的負延時數據寫入模塊預設多個負延時長度參數，并由上位機發送指令對其進行選擇、修改，即可實現負延時數據的長度可編程。

2.3 存儲可靠性

FLASH存儲器受限于其生產工藝，在出廠及使用過程中都會產生無效塊。為保證寫入FLASH存儲器中的數據準確、可靠，首先要保證的就是數據寫入的均是FLASH中的有效塊。為此，本設計采用塊保留區替換法，在常見的無效塊管理方法，即建立壞塊表的基礎上，將所有塊分為數據塊與保留塊。數據塊用于正常存儲數據，保留塊則作為數據塊產生無效塊之后的備份。在系統進行無效塊檢測時發現數據塊產生壞塊后，就將該無效塊的地址映射到保留塊中的有效塊中。此方法既保證了寫入FLASH存儲器中的數據均寫入有效塊中，不會出現因寫入無效塊而導致的數據缺失現象，同時也保證了數據塊在邏輯地址上的連續性，使得地址管理不會因FLASH劃分存儲區域之后出現壞塊而變得過于復雜。圖10為無效塊檢測流程框圖。

圖10 無效塊檢測流程框圖

在保證數據均寫入有效塊之后，通過ECC校驗來保證存儲數據的準確性。在數據寫入時對每256字節輸入數據中的每個字節的某些位做異或運算得出6位列校驗碼，在每256字節輸入數據中的各個字節之間做異或運算得出16位行校驗碼。在讀出數據時再用相同的方式算出相應的ECC校驗碼，與原ECC校驗碼進行異或運算，若結果為0則表示讀數過程中不存在錯誤，若結果不為0，則可根據具體的ECC校驗值確定出相應的出錯位并進行糾正。

3 試驗結果與分析

基于上述多重觸發方案的存儲式炮口沖擊波測試系統已經研制完成并投入使用，其實物如圖11所示。其中圖11(a)為系統正常使用時加蓋防護殼的狀態，圖11(b)為系統充電及設置參數時擰下防護殼的狀態。其操作面板從最下方開始按逆時針方向依次為狀態指示燈、電源指示燈、開關、充電口、USB數據接口。系統內筒使用硅橡膠和聚氨酯進行灌封，使得系統抗沖擊、耐高溫能力大大加強，并且FLASH等重要芯片器件不易損壞、脫落。在使用時，系統通過面板四周的螺栓孔固定在預先制作的傳感器支架上，保證傳感器敏感面與炮口之間的距離和方向符合試驗需求。

圖11 多重觸發炮口沖擊波測試系統實物

研制完成的測試系統已經過多次實彈試驗，在完成試驗測試任務的同時也驗證了系統的可靠性。圖12為某次炮口沖擊波實彈試驗中某測點經連續3次觸發后上位機軟件讀取的系統狀態，軟件顯示系統已觸發并且已經記錄了3次沖擊波數據以及對應的觸發時間。

圖12 上位機讀取系統狀態

圖13為3次沖擊波波形，從結果可以看出：在系統如實地記錄了觸發時間以及觸發次數的基礎上，3次觸發的沖擊波信號完整，且3次沖擊波信號的超壓峰值、正壓作用時間以及沖量結果相近，試驗結果符合預期(表2)。

表2 測試統計結果

圖13 連續3次沖擊波波形

4 結論

本文針對當前炮口沖擊波連發測試的需求，通過對FLASH存儲器進行區域劃分，對負延時數據的存儲采用循環擦除、寫入的方案，對負延時數據及正向數據的讀取方案進行合理的規劃和設計，實現了存儲式炮口沖擊波測試系統的多重觸發技術，彌補了現有存儲式炮口沖擊波測試系統在火炮連發測試方面的不足。經驗證，本文設計的多重觸發式炮口沖擊波存儲測試系統具有穩定性高、適用性強等特點，具有良好的應用前景。