基于高速采樣的實時DDC架構技術

吳曉曄,胡志偉,白曉遠

(1.北京航天測控技術有限公司，北京 100041; 2.空裝駐北京地區第二軍事代表室，北京 100074)

0 引言

示波器是一種用途十分廣泛的電子測量儀器，它能把肉眼看不到的電信號變換為看得見的圖像，便于人們研究微觀世界電現象的變化過程[1]。在所有電子測量儀器中，示波器市場規模最大。高端示波器可在通信、計算機、微電子等傳統產業以及新一代信息技術、生物、高端裝備制造、新能源、新材料等新興產業的設計開發、生產中廣泛應用，地位顯著，是研發和生產過程中必不可少的設備，對于提升我國電子測量儀器的整體水平具有重要意義。

近年來，隨著大規模數字集成電路、數模混合電路、模擬電路快速發展，導致應用需求呈綜合化發展趨勢，混合域示波器發展迅猛[2-4]，示波器既要實現傳統示波器的功能，又要實現頻域、調制域功能，如實現頻譜分析、矢量信號分析、跳頻信號分析功能，在這樣的應用背景下，示波器的數字域信號處理中需要實現實時DDC技術，該技術是示波器功能擴展的基礎，可以實現示波器增值應用，大大拓展示波器的應用領域。本文研究的示波器輸入通道數為4，ADC的采樣率為20 GSa/s，模擬帶寬為4 GHz，垂直分辨率為8比特， 輸入靈敏度為1 mVpp～1 Vpp，輸入阻抗為50Ω或1MΩ。實時DDC的輸入數據可以來源于任意一個輸入通道，即DDC的輸入數據流速度為20 GSa/s，通過實時DDC處理，用戶根據分析帶寬需求進行設置可以得到不同速率的I/Q數據流，該I/Q數據流通過PCIe DMA操作送給計算機，計算機上通過不同的信號處理算法實現不同的功能應用。

本文組織如下，首先給出實時DDC架構，接著分析數字正交混頻設計，下面分別給出FIR1、FIR2、FIR3、HB濾波器設計，最后通過矢量信號分析軟件對實時DDC的指標進行了評估。

1 高速采集模塊硬件方案

實時DDC運行的硬件平臺為20 GSa/s高速信號采集模塊，每個采集模塊的支持2個模擬通道，總體方案如圖1所示，該模塊和4 GHz信號調理模塊及背板交互。整機中有兩個20 GSa/s高速采集模塊，每個模塊實現兩通道4 GHz寬帶模擬信號的20 GSa/s采集與信號處理。

圖1 高速采集硬件方案

20 GSa/s高速采集模塊接收來自4 GHz信號調理模塊的輸出信號，將模擬信號數字化，然后進行數字邏輯處理和數字信號處理。背板與20 GSa/s高速采集模塊的交互信號包括電源、PCIe信號、時鐘信號、觸發與同步信號，20 GSa/s高速采集模塊內部的多個電源均源自背板提供的電源，將背板提供的電源進行DC-DC或LDO處理提供給相應芯片；通過PCIe信號實現對20 GSa/s高速采集模塊的控制和數據讀取方式，為了提高數據傳輸效率，采用DMA方式實現數據讀取操作；時鐘信號為100 MHz，背板為兩個20 GSa/s高速采集模塊提供相同的基準時基；觸發與同步信號的功能是實現多個采集模塊的觸發與同步操作。

該模塊主要完成的功能包括：(1)4 GHz寬帶模擬信號數字化；(2)通道復用信號數字化后，高速AD數據流合成；(3)高速觸發邏輯實現；(4)高速數據流的數據抽取，實現不同采樣速率；(5)實時DDC處理；(6)高速數據流存儲；(7)緩存數據傳輸給計算機單元。

根據硬件功能需求，20 GSa/s高速采集模塊由電源轉換電路、時鐘電路、兩個20 GSa/s模擬-數字轉換電路、兩個FPGA芯片、兩個DDR3 SODIMM模塊、高速連接器等組成。時鐘電路提供系統工作所需的多路時鐘，包括FPGA、高速ADC、DDR3、PCIe接口等需要的多種不同速率時鐘。在這些時鐘中，高速ADC電路對時鐘的質量需求最高，對于時鐘抖動有著嚴格的要求，時鐘的質量直接影響ADC的有效位數。板卡上共有兩個20 GSa/s模擬-數字轉換電路，每個20 GSa/s模擬-數字轉換電路由4個5GSa/s ADC通過交叉采樣實現，這樣20 GSa/s高速采集模塊單板共需要8個5 GSa/s ADC完成雙通道20 GSa/s信號采樣。20 GSa/s采樣后形成的高速數據流通過LVDS接口送給FPGA，由FPGA完成數據校準及后續處理工作。

2 實時DDC架構

實時DDC信號處理架構如圖2所示，輸入信號為20 GSa/s數據流，輸入信號首先進行去載波操作，即輸入信號和cos(wt)、sin(wt)相乘，相乘后數據流速度為20 GSa/s，不論是20 GSa/s輸入采樣數據流還是20 GSa/s的cos(wt)、sin(wt)數據流，在FPGA內部都無法通過串行實現，因此需要通過并行的方法，本文通過64路250 MSa/s并行數據流實現20 GSa/s樣本速率。cos(wt)、sin(wt)通過NCO IP核實現，64路本地NCO的輸出信號相位在360度內均勻分布，64路本地NCO的復數輸出和64路輸入信號分別相乘，得到64路復數數據流。對64路并行復數數據流進行并行FIR1濾波操作，輸出數據流為1.25 GSa/s，之后為2個FIR濾波器和10個HB濾波器，每通過一個HB濾波器，輸出數據速率降低一倍。

圖2 實時DDC架構

表1 各級濾波器輸入輸出數據速率

類別輸入速率輸出速率FIR120GSa/s1.25GSa/sFIR21.25GSa/s625MSa/sFIR3625MSa/s312.5MSa/sHB1312.5MSa/s156.25MSa/sHB2156.25MSa/s78.125 MSa/sHB378.125 MSa/s39.0625 MSa/sHB439.0625 MSa/s19.53125 MSa/sHB519.53125 MSa/s9.765625 MSa/sHB69.765625 MSa/s4.8828125 MSa/sHB74.8828125 MSa/s2.44140625 MSa/sHB82.44140625 MSa/s1.220703125 MSa/sHB91.220703125 MSa/s610.3515625kSa/sHB10610.3515625kSa/s305.17578125 kSa/s

實時DDC的NCO載波中心頻率可任意設置，有效范圍在4 GHz內，最高I/Q輸出速率為FIR1輸出，高達1.25 GSa/s，最低I/Q輸出速率為HB10輸出，速率305.175 781 25 KSa/s。實時DDC的設計最高可支持500 MSymbol/s符號速率，最低可支持1 kSymbol/s符號速率，可滿足絕大部分應用需求。

3 數字正交混頻設計

數字正交混頻是實時DDC框架的第一步信號處理，通過數字正交混頻，實現去載波化，設輸入信號為x(t)，I支路正交混頻輸出Imix(t)和Q支路正交混頻輸出Qmix(t)如下式所示：

Imix(t)=x(t)×cos(wt)

(1)

Qmix(t)=x(t)×sin(wt)

(2)

數字正交混頻的數學處理過程非常簡單，但從工程角度而言，具有一定的實現復雜度，表現在超高速數據流并行處理環節，輸入信號為20 GSa/s數據流，將20 GSa/s拆成64路312.5 MSa/s并行數據流，即20 GSa/s數字輸入序列x(n)拆成x1(n)，x2(n)，…，x64(n)，分別如下式所示：

x1(n)=x(n×64)n=0,1,2…

(3)

x2(n)=x(n×64+1)n=0,1,2…

(4)

?

x64(n)=x(n×64+63)n=0,1,2…

(5)

cos(wt)、sin(wt)通過FPGA內部的NCO IP實現，同樣，需要例化64個NCO，每個NCO的cos和sin輸出的位寬為12位，64個NCO具有相同的工作時鐘，頻率控制字相同，64個初始相位在360內均勻分布。

圖3 數字正交混頻實現架構

示波器的模擬帶寬為4 GHz，同時結合20 GSa/s的輸入采樣數據流速率，NCO可設置的頻率范圍在0～4 GHz內，NCO的位寬為32位，對于20 GSa/s而言，LSB代表的分辨率為4.66 Hz。數字正交混頻硬件架構如上圖所示，該架構共消耗64個NCO、128個乘法器，NCO的深度為4 096，輸出信號為12位有符號數，乘法器兩端的輸入分別為8位和12位有符號數，輸出為12位有符號數。

4 FIR1濾波器設計

4.1 FIR1濾波器設計

FIR1濾波器在數字正交混頻之后，第一級采用FIR濾波器的目的是為了實現更大的實現靈活性，可以更好的抑制帶外分量。FIR1濾波器的輸入數據流速率為20 GSa/s，輸出I/Q速率為1.25 GSa/s，相當于FIR1濾波器實現低通濾波+16抽取。

圖4 FIR1濾波器架構

通過并行架構實現FIR1濾波器需要64個子FIR濾波器，因此濾波器系數長度一定是64的倍數。輸出I/Q速率為1.25 GSa/s，在FPGA內部通過4個并行的312.5 MSa/s數據流表示，即I1(n)由I1 1(n)，I12(n)，I13(n)，I14(n)表示，Q1(n)由Q1 1(n)，Q12(n)，Q13(n)，Q14(n)表示。

(6)

(7)

(8)

(9)

(10)

(11)

(12)

(13)

輸入模擬信號頻率范圍DC-4 GHz，采樣率20 GHz，對于第一級FIR濾波器而言，輸入20 GSa/s數據流，輸出1.25 GSa/s數據流，通帶頻率設置在0.4 GHz，阻帶頻率設置在0.85 GHz，同時考慮濾波器的系數長度為64的整數倍，對64階、128階、192階、256階濾波器頻響做仿真分析，以確定最佳長度濾波器，64階、128階、192階、256階濾波器頻響曲線如圖5～9所示。對64階、128階、192階、256階濾波器幅頻響應曲線進行分析可知192階濾波器最佳，192階濾波器可在帶外衰減83 dB。

圖5 64階FIR幅頻曲線

圖6 128階FIR幅頻曲線

圖7 192階FIR幅頻曲線

圖8 256階FIR幅頻曲線

圖9 192階FIR濾波器脈沖相應曲線

64個子FIR濾波器的系數由FIR濾波器系數抽取而得，對于192階FIR濾波器而言，其系數記為h0h1h2…h191,每個FIR子濾波器系數長度為3，FIR1系數為h0h64h128,FIR2系數為h1h65h129,FIR64系數為h63h127h191,其它依此類推。FIR1濾波器的輸入為12位有符號數，濾波器系數為16位有符號數，輸出為12位有符號數，為了實現FIR1濾波器輸入信號和輸出信號的幅度一致性，需要對FIR1濾波器系數實現歸一化操作。

4.2 FIR2濾波器設計

FIR1濾波器之后為FIR2濾波器，FIR2濾波器的輸入數據流速率為1.25 GSa/s，輸出I/Q速率為625 MSa/s，相當于FIR2濾波器實現低通濾波+2抽取。

圖10 FIR2濾波器架構

通過并行架構實現FIR2濾波器需要4個子FIR濾波器，因此濾波器系數長度一定是4的倍數。輸出I/Q速率為625 MSa/s，在FPGA內部通過2個并行的312.5 MSa/s數據流表示，即I2(n)由I21(n)，I22(n)表示，Q2(n)由Q21(n)，Q22(n)表示。

I21(n)=I11(n)*hFIR21(n)+I13(n)*hFIR23(n)

(14)

I22(n)=I12(n)*hFIR22(n)+I14(n)*hFIR24(n)

(15)

Q21(n)=Q11(n)*hFIR21(n)+Q13(n)*hFIR23(n)

(16)

Q22(n)=Q12(n)*hFIR22(n)+Q14(n)*hFIR24(n)

(17)

FIR2濾波器的通帶頻率250 MHz，阻帶312.5 MHz，通過仿真分析，48階FIR濾波器可以很好的滿足要求，其幅頻響應曲線如圖11所示。

圖11 FIR2幅頻曲線

4個子FIR濾波器的系數由FIR2濾波器系數抽取而得，對于48階FIR2濾波器而言，其系數記為h0h1h2…h47，每個FIR子濾波器系數長度為12，FIR21系數為h0h4h8…h44,FIR22系數為h1h5h9…h45,FIR23系數為h2h6h10…h46,FIR24系數為h3h7h11…h47。FIR2濾波器的輸入為12位有符號數，濾波器系數為16位有符號數，輸出為12位有符號數，為了實現FIR2濾波器輸入信號和輸出信號的幅度一致性，需要對FIR2濾波器系數實現歸一化操作。

4.3 FIR3濾波器設計

FIR2濾波器之后為FIR3濾波器，FIR3濾波器的輸入數據流速率為625 MSa/s，輸出I/Q速率為312.5 MSa/s，相當于FIR3濾波器實現低通濾波+2抽取。

圖12 FIR3濾波器架構

通過并行架構實現FIR3濾波器需要2個子FIR濾波器，因此濾波器系數長度一定是2的倍數。輸出I/Q速率為312.5 MSa/s，在FPGA內部通過一路312.5 MSa/s數據流表示，即I3(n)和Q3(n)。

I3(n)=I21(n)*hFIR31(n)+I22(n)*hFIR32(n)

(18)

Q3(n)=Q21(n)*hFIR31(n)+Q22(n)*hFIR32(n)

(19)

FIR3濾波器的通帶頻率250 MHz，阻帶312.5 MHz，和FIR濾波器采用一樣的系數架構，2個子FIR濾波器的系數由FIR3濾波器系數抽取而得。2個子FIR濾波器的系數由FIR3濾波器系數抽取而得，對于48階FIR3濾波器而言，其系數記為h0h1h2…h47,每個FIR子濾波器系數長度為24，FIR31系數為h0h2h4…h46，FIR32系數為h1h3h5…h47。FIR3濾波器的輸入為12位有符號數，濾波器系數為16位有符號數，輸出為12位有符號數，為了實現FIR3濾波器輸入信號和輸出信號的幅度一致性，需要對FIR3濾波器系數實現歸一化操作。

4.4 HB濾波器設計

FIR3濾波器之后為10個HB濾波器，HB濾波器的輸入數據速率在FPGA芯片接受的范圍內，因此，10個HB濾波器的架構相同，采用串行架構即可實現HB濾波器，工程實現較為簡單，以HB1為例，輸入數據流速率為312.5 MSa/s，輸出數據流速率為156.25 MSa/s，實現框圖如圖13所示。

圖13 HB1濾波器架構

HB1濾波器的通帶頻率為125 MHz，通過仿真分析，29階HB1濾波器就可以滿足需求，其幅頻響應曲線入圖14所示，在帶外可抑制85 dB。

圖14 HB1幅頻曲線

HB濾波器的架構相同，介數相同，輸入為12位有符號數，濾波器系數為16位有符號數，輸出為12位有符號數，為了實現HB濾波器輸入信號和輸出信號的幅度一致性，需要對HB濾波器系數實現歸一化操作。

5 實時DDC指標評估

如上所述，實時DDC共有13種抽取速率，最高I/Q速率1.25 GSa/s，最低305.175 781 25 kSa/s。通過65 GSa/s寬帶任意波形發生器施加激勵信號，從實時DDC評估角度而言，僅需產生BPSK調制信號即可，BPSK的數據流設置為01010101交替數據，對應不同的I/Q速率，設置不同符號速率，載波頻分別設置為1.5 GHz和3 GHz，使用矢量信號軟件包進行EVM評估，可判斷實時DDC設計是否滿足要求。矢量信號軟件包界面如圖15所示，1.5 GHz載波頻率下EVM評估結果如表2所示，3 GHz載波頻率下EVM評估結果如表3所示。

圖15 矢量信號分析軟件

表2 1.5 GHz載波頻率下EVM評估結果

類別符號速率設置實測EVM合格判據結論FIR1500MSym/s1.3%合格FIR2200MSym/s0.9%合格FIR3100MSym/s0.6%合格HB150MSym/s0.6%合格HB225MSym/s0.5%合格HB310MSym/s0.4%合格HB45MSym/s0.4%<3%合格HB52MSym/s0.4%合格HB61MSym/s0.3%合格HB7500kSym/s0.3%合格HB8200kSym/s0.3%合格HB9100kSym/s0.3%合格HB1050kSym/s0.3%合格

表3 3 GHz載波頻率下EVM評估結果

6 結束語

本文針對混合域示波器對調制域、頻域等多種應用需求，提出了一種實時DDC框架結構，該架構為20 GSa/s示波器功能擴展提供服務。該架構由并行數字正交混頻、并行FIR1-FIR3濾波器、HB1-HB10濾波器組成，該架構支持高至1.25 GSa/s I/Q速率低至300 kSa/s I/Q速率，具有極其良好的頻率響應特性和幅度歸一化特性。通過矢量信號分析軟件，對13種I/Q速率進行了EVM評估，EVM值大部分集中在0.5%以下，遠遠滿足指標要求。

本文開發的實時DDC可以大大拓展示波器的應用領域，該關鍵技術可為矢量信號分析、跳頻信號分析、普通頻譜分析和實時頻譜分析等頻域和調制域應用奠定基礎，實現示波器增值。