CMOS片上無(wú)源電感的Q值提升電路

戴強(qiáng) 楊格亮

摘 要：片上無(wú)源電感是射頻集成電路中廣泛使用的重要器件，它決定著一些關(guān)鍵組成電路的主要性能指標(biāo)。但CMOS襯底的高電導(dǎo)率特性使片上無(wú)源電感的損耗變大、Q值降低。為了解決這個(gè)問(wèn)題，一種基于有源負(fù)阻架構(gòu)的片上無(wú)源電感Q值提升電路在文中被提出。利用該電路不但可以在較寬的頻率范圍內(nèi)大幅提升片上無(wú)源電感的Q值，還能夠使電路的等效感值在有效帶寬內(nèi)仍取決于無(wú)源電感本身。

關(guān)鍵詞：CMOS;片上電感;Q值

中圖分類號(hào)：TN432文獻(xiàn)標(biāo)識(shí)碼：A

在成本、集成度和功耗等方面因素的推動(dòng)下CMOS技術(shù)已經(jīng)獲得了前所未有的發(fā)展。然而，在射頻電路設(shè)計(jì)方面由于普通CMOS工藝的低電阻率襯底導(dǎo)致了無(wú)源電感的低Q值，這在很大程度上限制了一些射頻電路，如：低噪聲放大器、壓控振蕩器和濾波器的工作性能。

國(guó)內(nèi)外對(duì)片上無(wú)源電感Q值優(yōu)化的研究主要是基于對(duì)硅基無(wú)源器件損耗機(jī)理的認(rèn)識(shí)，這種損耗主要有三個(gè)來(lái)源：[1]金屬的歐姆損耗、介質(zhì)的極化損耗和半導(dǎo)體硅襯底與金屬電磁耦合形成的損耗。因此，為優(yōu)化電感的Q值可以采用降低金屬歐姆損耗的方案，如：增加線寬、使用高電導(dǎo)率金屬做導(dǎo)線、多層金屬并聯(lián)[2]等;或采取在電感下方放置屏蔽層來(lái)降低金屬—襯底耦合損耗的方案;[3]還可以采用改變?cè)螤畹姆桨福琜4]這種方案利用的原理是面積一定、形狀越接近圓形的正多邊形周長(zhǎng)越小。因此，雖然器件的Q值得到了小幅提升，然而感值卻下降了。

除了直接對(duì)片上無(wú)源電感的Q值進(jìn)行優(yōu)化外，還可以利用CMOS負(fù)阻電路設(shè)計(jì)高Q值的有源電感替代無(wú)源電感，但這種應(yīng)用非常有限。主要是由于傳統(tǒng)有源電感的通用性較差，需要同時(shí)調(diào)節(jié)晶體管的尺寸和電流來(lái)改變所需頻率處的Q值，而且晶體管尺寸的改變會(huì)導(dǎo)致感值的改變。利用相同有源電感架構(gòu)在不同頻率處實(shí)現(xiàn)高Q值的電路設(shè)計(jì)過(guò)程既復(fù)雜又困難。

為了克服現(xiàn)有技術(shù)在優(yōu)化無(wú)源電感Q值方面的不足，本文基于感性有源負(fù)阻電路的架構(gòu)，提出一種射頻無(wú)源電感的Q值提升電路，利用感性有源負(fù)阻電路的特性將其與無(wú)源電感并聯(lián)，融合它們各自的優(yōu)點(diǎn)，在所需頻率處抵消無(wú)源電感的寄生電阻而保持無(wú)源電感的感值基本不變，最終實(shí)現(xiàn)無(wú)源電感Q值的大幅提升。

1 電路設(shè)計(jì)

為解決上述技術(shù)問(wèn)題，本文通過(guò)以下電路設(shè)計(jì)來(lái)實(shí)現(xiàn)：一種射頻無(wú)源電感的Q值提升電路，其特征在于：包括第一NMOS晶體管M1、第二NMOS晶體管M2、第三NMOS晶體管M3、第四NMOS晶體管M4、有損射頻無(wú)源電感器L、電阻器R和直流電流源I。

直流電源VDD分別連接電感器L的一端、電阻器R的一端和第四NMOS晶體管M4的漏極，電感器L的另一端分別連接第三NMOS晶體管M3的漏極、第四NMOS晶體管M4的柵極和射頻無(wú)源電感的Q值提升電路的引出端，電阻器R的另一端連接第三NMOS晶體管M3的柵極，第三NMOS晶體管M3的源極分別連接第一NMOS晶體管M1的漏極和第二NMOS晶體管M2的柵極，第四NMOS晶體管M4的源極分別連接第二NMOS晶體管M2的漏極和第一NMOS晶體管M1的柵極，第一NMO0S晶體管M1的源極和第二NMOS晶體管M2的源極連接在一起后接在直流電流源I的一端，直流電流源I的另一端接到直流地。

其中，所述的第二NMOS晶體管M2的柵寬與柵長(zhǎng)之比均大于第一NMOS晶體管M1和第三NMOS晶體管M3的柵寬與柵長(zhǎng)之比;第四NMOS晶體管M4的柵寬與柵長(zhǎng)之比均大于第一NMOS晶體管M1和第三NMOS晶體管M3的柵寬與柵長(zhǎng)之比。

2 電路實(shí)現(xiàn)

本文利用四個(gè)NMOS晶體管、電阻器R和直流電流源I組成一個(gè)有源感性負(fù)阻電路以改善與之并聯(lián)的有損射頻無(wú)源電感器L的Q值。參看圖1，所提出的射頻無(wú)源電感Q值提升電路包括第一NMOS晶體管M1、第二NMOS晶體管M2、第三NMOS晶體管M3、第四NMOS晶體管M4、一個(gè)有損射頻無(wú)源電感器L、一個(gè)電阻器R和一個(gè)直流電流源I，第一NMOS晶體管M1和第二NMOS晶體管M2相互連接成交叉互耦對(duì)，即：直流電源VDD分別連接電感器L的一端、電阻器R的一端和第四NMOS晶體管M4的漏極，電感器L的另一端分別連接第三NMOS晶體管M3的漏極、第四NMOS晶體管M4的柵極和射頻無(wú)源電感的Q值提升電路的引出端，電阻器R的另一端連接第三NMOS晶體管M3的柵極，第三NMOS晶體管M3的源極分別連接第一NMOS晶體管M1的漏極和第二NMOS晶體管M2的柵極，第四NMOS晶體管M4的源極分別連接第二NMOS晶體管M2的漏極和第一NMOS晶體管M1的柵極，第一NMOS晶體管M1的源極和第二NMOS晶體管M2的源極連接在一起后接在直流電流源I的一端，直流電流源I的另一端接到直流地，從引出端看進(jìn)去該射頻無(wú)源電感Q值提升電路實(shí)際上形成一個(gè)新的有源電感電路。

第二NMOS晶體管M2的柵寬與柵長(zhǎng)之比均大于第一NMOS晶體管M1和第三NMOS晶體管M3的柵寬與柵長(zhǎng)之比;第四NMOS晶體管M4的柵寬與柵長(zhǎng)之比均大于第一NMOS晶體管M1和第三NMOS晶體管M3的柵寬與柵長(zhǎng)之比。NMOS晶體管盡量采用CMOS工藝所支持的射頻管，柵長(zhǎng)選工藝能夠支持的最小尺寸;根據(jù)有損射頻無(wú)源電感L自身的Q值峰值頻率初步設(shè)定第一NMOS晶體管M1～第四NMOS晶體管M4的總柵寬，再通過(guò)改變電阻器R和直流電流源I的值對(duì)有損射頻無(wú)源電感L的Q值及其峰值頻率進(jìn)行細(xì)調(diào)。

利用四個(gè)NMOS晶體管和直流電流源I組成一個(gè)負(fù)阻可以精細(xì)調(diào)節(jié)的感性有源負(fù)阻電路，負(fù)阻通過(guò)改變直流電流源I的值進(jìn)行調(diào)節(jié)，電阻器R跨接在第三NMOS晶體管M3的柵極和直流電源VDD之間用來(lái)調(diào)節(jié)Q值的峰值頻率，從引出端看進(jìn)去的Q值提升電路的感值由跨接在引出端和直流電源VDD之間的無(wú)源電感的感值決定。

根據(jù)圖1所示射頻無(wú)源電感Q值提升電路的結(jié)構(gòu)，按所有NMOS晶體管柵長(zhǎng)為0.18μm，第一NMOS晶體管M1的總柵寬4.5μm、第二NMOS晶體管M2的總柵寬10.2μm、第三NMOS晶體管M3的總柵寬4μm和第四NMOS晶體管M4的總柵寬10.5μm配置好晶體管的尺寸，電阻器R和直流電流源I的值根據(jù)有損射頻無(wú)源電感L的值來(lái)選取。