基于DDS的低相噪頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

卿劍

摘? ?要：在頻率合成器的設(shè)計(jì)中，由于鎖相環(huán)切換速度慢、分辨率低，其應(yīng)用具有較大的局限性，而DDS具有頻率切換速度快、分辨率高等優(yōu)點(diǎn)，現(xiàn)將兩者進(jìn)行雙環(huán)結(jié)構(gòu)下的環(huán)內(nèi)混頻，并有效地抑制雜散信號(hào)，以實(shí)現(xiàn)低相噪頻率合成器的設(shè)計(jì)。

關(guān)鍵詞：頻率合成;相位噪聲;直接數(shù)字頻率合成;鎖相環(huán)頻率合成;雜散信號(hào)

頻率合成技術(shù)是通過(guò)一系列數(shù)學(xué)運(yùn)算將參考頻率搬移到所需的頻帶上，在低相噪頻率合成器的設(shè)計(jì)中，直接數(shù)字頻率合成（Direct Digital Frequency Synthesis，DDS）與鎖相環(huán)頻率合成（Phase-Locked Loop Frequency Synthesis，PLL）的有效結(jié)合是研究的關(guān)鍵內(nèi)容。其中，DDS激勵(lì)PLL適用于對(duì)頻率分辨率要求不高、頻帶寬度較大的系統(tǒng);PLL內(nèi)嵌DSS適用于輸出頻帶窄、頻點(diǎn)少的系統(tǒng)[1]。而本研究應(yīng)用的是DDS與PLL環(huán)內(nèi)混頻，并通過(guò)增加環(huán)路優(yōu)化以達(dá)到更好的設(shè)計(jì)要求。現(xiàn)對(duì)詳細(xì)的研究?jī)?nèi)容報(bào)告如下。

1? ? 研究目的與意義

在頻率合成技術(shù)不斷發(fā)展的今天，按照工作原理可以將其分為直接頻率合成（Direct Frequency Synthesis，DS）、PLL以及DDS 3種，DS主要利用混頻、倍頻以及分頻等方法進(jìn)行頻率的處理以獲得所需的頻率信號(hào)，具有結(jié)構(gòu)簡(jiǎn)單、運(yùn)算速度較快的優(yōu)點(diǎn)，但由于其結(jié)構(gòu)較為簡(jiǎn)單，在獲得所需輸出的過(guò)程中往往需要使用濾波器進(jìn)行信號(hào)質(zhì)量改善，但難以處理濾波器中的噪聲。PLL屬于自動(dòng)控制系統(tǒng)負(fù)反饋控制電路中的一種，其同樣具有轉(zhuǎn)換速度慢、分辨率低等缺點(diǎn)，在實(shí)際應(yīng)用中具有較大的局限性。而DDS則是目前使用最多的一種頻率合成技術(shù)，其基于相位累積進(jìn)行頻率合成，轉(zhuǎn)換速度快、分辨率高;同時(shí)，DDS由數(shù)字方法進(jìn)行頻率合成，因此，具有小型化、集成化的特點(diǎn)，市場(chǎng)應(yīng)用前景較好[2-3]。

綜上所述，直接頻率合成已難以滿足當(dāng)前通信系統(tǒng)的需求，PLL以及DDS在現(xiàn)在通信系統(tǒng)中均具有一定的應(yīng)用優(yōu)勢(shì)，通過(guò)合理設(shè)計(jì)可以實(shí)現(xiàn)兩種頻率合成技術(shù)的完美融合，將DDS的高變頻速度、高分辨率等優(yōu)點(diǎn)完全發(fā)揮出來(lái)，同時(shí)，實(shí)現(xiàn)PLL的低相噪和低雜散特點(diǎn)。

2? ? 國(guó)內(nèi)外研究現(xiàn)狀

國(guó)外對(duì)于頻率合成技術(shù)的研究起步較早，經(jīng)過(guò)多年的探索研究已經(jīng)獲得了一定的成就，目前，對(duì)于頻率合成技術(shù)的研究正在不斷向創(chuàng)新方面發(fā)展。其中，HUANG Z等[4]提出了高階級(jí)聯(lián)PLL的架構(gòu)思想，采用65 nm cmos工藝實(shí)現(xiàn)了兩級(jí)三階級(jí)聯(lián)PLL在2.1 GHz頻率上達(dá)﹣113 dBc/Hz的帶內(nèi)相位噪聲。還有通過(guò)在DDS上加入補(bǔ)償模塊以降低雜散影響等研究[4]。

我國(guó)關(guān)于頻率合成技術(shù)的研究開(kāi)展較晚，技術(shù)水平以及制造工藝與國(guó)外差異較大。近些年，隨著國(guó)家領(lǐng)導(dǎo)人對(duì)航空航天事業(yè)的重視，一些高等研究機(jī)構(gòu)開(kāi)始加強(qiáng)對(duì)頻率合成技術(shù)的研究并取得了一定的成績(jī)。其中，有通過(guò)相位抖動(dòng)和平衡DAC以改進(jìn)雜散抑制的DDS結(jié)構(gòu)，有通過(guò)DDS直接驅(qū)動(dòng)PLL實(shí)現(xiàn)頻率合成器等研究，對(duì)我國(guó)通信技術(shù)的發(fā)展具有重要的研究?jī)r(jià)值。但是與國(guó)外的技術(shù)相比還有一定的缺陷，因此，需要對(duì)通信領(lǐng)域加深入探索以實(shí)現(xiàn)更好的發(fā)展。

3? ? 基于DDS的低相噪頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

3.1? 原理分析

DDS原理：利用正弦信號(hào)相位與幅值相對(duì)應(yīng)的特性，使用數(shù)字電路的方式構(gòu)建相位與幅值的關(guān)系表，通過(guò)離散相位值得到離散幅值數(shù)據(jù)，最后經(jīng)過(guò)數(shù)模轉(zhuǎn)換重構(gòu)模擬正弦信號(hào)的頻率，其包含相位累加器、波形存儲(chǔ)器、數(shù)模（Digital to Analog，D/A）轉(zhuǎn)換器以及濾波器等多個(gè)部分。

PLL原理：比較輸入信號(hào)與壓控振蕩器（Voltage Controlled Oscillator，VCO）輸出信號(hào)的相位差，通過(guò)產(chǎn)生的電壓來(lái)調(diào)整VCO頻率，實(shí)現(xiàn)兩個(gè)信號(hào)的相位同步。

3.2? 相位噪聲分析

相位噪聲是頻率源在輸出時(shí)表現(xiàn)出的瞬時(shí)頻率，反映頻率源的短期穩(wěn)定度。DDS的相位噪聲主要是雜散干擾，還有輸入信號(hào)在諧波的影響下導(dǎo)致正弦信號(hào)的正負(fù)半周不對(duì)稱，從而使相位產(chǎn)生波動(dòng)。

在PLL中，鑒相器、分頻器和環(huán)路低通濾波器的噪聲對(duì)PLL輸出的相位噪聲影響呈低通特性，壓控振蕩器對(duì)PLL輸出的相位噪聲影響呈高通特性，因此，在設(shè)計(jì)過(guò)程中對(duì)環(huán)路濾波器的帶寬選擇需要慎重考慮，應(yīng)當(dāng)盡量使鎖相環(huán)輸出的相位噪聲達(dá)到最小。

3.3? 雜散分析

DDS輸出信號(hào)在實(shí)際過(guò)程中含有豐富的雜散諧波分量，在頻率和輸出頻率選擇恰當(dāng)且濾波器設(shè)計(jì)正常的情況下，主瓣內(nèi)多余的譜線也會(huì)引起DDS雜散信號(hào)，主要的原因有相位截?cái)嘁搿⒎攘炕胍约癉AC轉(zhuǎn)化引入。

PLL的雜散情況主要有外部對(duì)環(huán)路的干擾和因?yàn)轭l率外泄到輸出端造成的雜散。對(duì)此，解決方法有：（1）對(duì)系統(tǒng)進(jìn)行不工作則休眠的控制。（2）將數(shù)字電路和模擬電路分開(kāi)或通過(guò)去耦電容減少干擾。（3）在LPF后增加一級(jí)無(wú)源濾波器，注意增加的濾波器帶寬應(yīng)當(dāng)大于環(huán)路濾波器額定帶寬。因此，在PLL的設(shè)計(jì)過(guò)程中，應(yīng)當(dāng)綜合考慮環(huán)路帶寬的大小，并合理地選取。

3.4? DDS與PLL環(huán)內(nèi)混頻

綜合分析DDS和PLL的各種功能特性之后，選擇環(huán)內(nèi)混頻的方式來(lái)實(shí)現(xiàn)低相噪頻率合成器的設(shè)計(jì)。通過(guò)將DDS輸出的高頻信號(hào)與PLL輸出的信號(hào)進(jìn)行混頻，并用帶通濾波器輸出最終信號(hào)。這種結(jié)構(gòu)可以通過(guò)鑒相器抑制混頻器的交調(diào)分量和DDS輸出的雜散信號(hào)，使DDS提供的頻率更加精確，并降低環(huán)路的分頻比，從而改善相位噪聲。但它的缺點(diǎn)是需要性能較高的帶通濾波器，因?yàn)槠浠祛l的交調(diào)分量與目標(biāo)頻率很接近，對(duì)帶通濾波器的設(shè)計(jì)難度較大，所以在實(shí)際設(shè)計(jì)中，DSS與PLL直接環(huán)內(nèi)混頻存在系統(tǒng)過(guò)于復(fù)雜、成本高等弊端，同時(shí)，會(huì)由于帶通濾波器難以達(dá)到要求而導(dǎo)致相位噪聲和雜散特性出現(xiàn)不好的情況。對(duì)此，再引入輔助鑒頻法，采用雙鎖相環(huán)的方式來(lái)簡(jiǎn)化系統(tǒng)結(jié)構(gòu)（見(jiàn)圖1），即通過(guò)一個(gè)附加的輔助鑒頻環(huán)路進(jìn)行預(yù)鎖定[5]。預(yù)鎖定環(huán)的輸出信號(hào)分為兩路。（1）作為反饋輸入讓鎖定環(huán)正常工作。（2）與DDS倍頻后的信號(hào)進(jìn)行混頻，然后通過(guò)低通濾波器進(jìn)行雜散抑制，再進(jìn)入鑒相器，使主環(huán)相噪遠(yuǎn)小于DDS相噪[6]。

3.5? 測(cè)試結(jié)果分析

在DDS與PLL直接環(huán)內(nèi)混頻中，取輸出6 GHz信號(hào)近端的相位噪聲開(kāi)始測(cè)試，得到其在頻移10 kHz處輸出的相位噪聲為﹣114.92 dBc/Hz;采用雙鎖相環(huán)優(yōu)化后，系統(tǒng)在頻移10 kHz處輸出的相位噪聲優(yōu)于﹣126.38 dBc/Hz，實(shí)現(xiàn)了本設(shè)計(jì)的目的。

通過(guò)綜合探討DDS和PLL的功能特性和混頻分析，最終確定了應(yīng)用雙環(huán)結(jié)構(gòu)的DDS與PLL環(huán)內(nèi)混頻方式來(lái)實(shí)現(xiàn)低相噪頻率合成器的設(shè)計(jì)。

圖1? 系統(tǒng)結(jié)構(gòu)

4? ? 結(jié)語(yǔ)

在現(xiàn)代通信系統(tǒng)的發(fā)展背景下，低相位噪聲頻率合成器的應(yīng)用越來(lái)越廣泛，其功能的不斷改進(jìn)是必然的發(fā)展趨勢(shì)，本文主要探討的是利用PLL與DDS相結(jié)合的技術(shù)實(shí)現(xiàn)低相噪頻率合成器的設(shè)計(jì)。其中，雜散信號(hào)與低相位噪聲是頻率合成器研究中的主要問(wèn)題，在實(shí)際應(yīng)用中需要不斷創(chuàng)新，找到新型可靠的方案以達(dá)到更加優(yōu)化的指標(biāo)。本文主要從基本理論出發(fā)，全面分析DDS和PLL的雜散成因和混頻輸出的不足，并通過(guò)增加環(huán)路優(yōu)化等方法加以改善。目前，國(guó)內(nèi)外的很多通信設(shè)備都是通過(guò)DDS與PLL混合設(shè)計(jì)實(shí)現(xiàn)的，且應(yīng)用范圍非常廣泛，因此，對(duì)于這方面的發(fā)展研究具有重要的意義。

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[3]鄧迅，石玉，張鈺英.基于DDS的C波段寬帶小步進(jìn)低相噪頻率源的設(shè)計(jì)與實(shí)現(xiàn)[J].磁性材料及器件，2018（1）：43-46.

[4]HUANG Z，JIANG B，LUONG H C.A 2.1-GHz third-order cascaded PLL with sub-sampling DLL and clock-skew-sampling phase detector[J].IEEE Transactions on Circuits and Systems I： Regular Papers，2019（1）：20-22.

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[6]梁孝彬，石玉，王軒.基于DDS技術(shù)L波段小步進(jìn)低相噪頻率源設(shè)計(jì)與實(shí)現(xiàn)[J]. 電子元件與材料，2015（5）：54-57.

Design and implementation of low phase noise frequency synthesizer based on DDS

Qing Jian

（Guangzhou Haige Communication Group Incorporated Company， Guangzhou 510663， China）

Abstract：In the design of frequency synthesizer， due to the slow switching speed of phase-locked loop and low resolution， the application of DDS has large limitation， and DDS has the characteristics of fast frequency switching speed and high resolution.

Key words：frequency synthesis; phase noise; direct digital frequency synthesis; phase-locked loop frequency synthesis; spurious signal