基于ZYNQ-7000 FPGA和AD9361的軟件無線電平臺(tái)設(shè)計(jì)

張鵬輝，張翠翠，趙 耀，徐興良

（1. 西安交通大學(xué) 電子與信息工程學(xué)院，陜西 西安 710049；2. 安那絡(luò)器件（中國(guó)）有限公司，北京 100192）

軟件定義無線電平臺(tái)是基于通用的硬件平臺(tái)，使用可編程的軟件方法來滿足不同需求的無線電系統(tǒng)。它的基本思想是把硬件作為一種無線通信的基本平臺(tái)，盡可能多地用軟件實(shí)現(xiàn)無線通信以及個(gè)人通信功能，打破了通信系統(tǒng)的基于硬件、面向用途的傳統(tǒng)設(shè)計(jì)方法。軟件無線電可以避免硬件實(shí)現(xiàn)難度大的缺點(diǎn)，除了最基本的硬件功能，如天線、放大器、混頻器、AD/DA之外，其余功能全部采用FPGA/CPLD/DSP等軟件實(shí)現(xiàn)，開發(fā)者通過修改軟件來改變軟件無線電的功能，而不用修改硬件，這就是軟件定義無線電的概念[1-5]。

目前在通信系統(tǒng)的實(shí)驗(yàn)教學(xué)和科研工作中，一般使用軟件仿真的方法檢驗(yàn)通信算法的正確性、合理性以及運(yùn)行效率等，但是缺少一個(gè)底層開放、自主可控，能夠?qū)崿F(xiàn)不同理論算法的實(shí)際的實(shí)驗(yàn)平臺(tái)。因此本文設(shè)計(jì)和建立了一個(gè)通用的軟件無線電平臺(tái)，為科研工作提供理論研究和算法驗(yàn)證的條件，為通信類課程教學(xué)[6]提供軟硬件教學(xué)實(shí)驗(yàn)環(huán)境。

1 方案設(shè)計(jì)

選擇目前較成熟的零中頻[7]軟件無線電方案（見圖1），直接將射頻信號(hào)混頻至基帶的I/Q兩路信號(hào)，通過數(shù)據(jù)轉(zhuǎn)換器對(duì)基帶信號(hào)進(jìn)行采樣、量化，再使用數(shù)字處理器對(duì)基帶信號(hào)解調(diào)。該結(jié)構(gòu)只需一次混頻，沒有鏡頻干擾，結(jié)構(gòu)簡(jiǎn)單、功耗小、易于集成。

目前，基帶信號(hào)處理常用的方案是FPGA/DSP結(jié)合 PC。在便攜式應(yīng)用中，希望所有的基帶處理都在FPGA/DSP中完成；但在大部分通用場(chǎng)合下，為了進(jìn)一步增強(qiáng)系統(tǒng)的數(shù)字處理能力和靈活性，使用FPGA/DSP完成部分信號(hào)處理步驟，通過高速接口將數(shù)據(jù)傳送至PC端，利用PC的計(jì)算能力來處理數(shù)字信號(hào)。使用電腦協(xié)助處理基帶數(shù)字信號(hào)的優(yōu)點(diǎn)是無須昂貴的高速數(shù)字信號(hào)處理器，可以借助已有的軟件完成設(shè)計(jì)任務(wù)，使用已有的數(shù)字信號(hào)處理程序模塊來節(jié)省開發(fā)時(shí)間。目前PC上成熟的SDR軟件平臺(tái)有GNU Radio、Matlab、LabVIEW等。

圖1 零中頻SDR結(jié)構(gòu)框圖

1.1 射頻前端方案設(shè)計(jì)

AD9361是一款零中頻結(jié)構(gòu)的射頻捷變收發(fā)器[8]，該器件集成了眾多模塊，包括模擬射頻前端、混頻器、頻率合成器、數(shù)據(jù)轉(zhuǎn)換器等，完成信號(hào)從射頻前端到基帶數(shù)據(jù)流的轉(zhuǎn)換工作，通過簡(jiǎn)單的數(shù)字接口就能設(shè)置這些模塊的工作狀態(tài)。圖 2是 AD9361內(nèi)部結(jié)構(gòu)框圖。

圖2 AD9361內(nèi)部結(jié)構(gòu)框圖

AD9361射頻信號(hào)頻率范圍70 MHz～6 GHz，模擬信號(hào)帶寬范圍為200 kHz～56 MHz。內(nèi)部集成了兩路獨(dú)立的接收通道和發(fā)送通道。芯片零中頻方案，射頻信號(hào)經(jīng)過正交混頻器之后分為 IQ兩路信號(hào)，每一條接收通路上集成的ADC都能對(duì)IQ兩路信號(hào)同時(shí)進(jìn)行采樣，采樣后的數(shù)字信號(hào)通過內(nèi)部可配置的半帶濾波器和 128階 FIR濾波器處理后輸出所需采樣率下的 12位基帶數(shù)字信號(hào)。發(fā)送通道和接收端類似，采用零中頻方案完成基帶數(shù)據(jù)到射頻信號(hào)的轉(zhuǎn)變。收發(fā)通道可以同時(shí)工作，支持TDD和FDD兩種工作模式，支持2×2 MIMO。

1.2 基帶數(shù)據(jù)處理方案設(shè)計(jì)

選擇FPGA結(jié)合PC作為基帶數(shù)據(jù)處理器。為了保證足夠的帶寬，F(xiàn)PGA和 PC之間選用千兆網(wǎng)口通信。目前嵌入ARM的新型SOC系列FPGA發(fā)展迅速。ARM負(fù)責(zé)適合順序執(zhí)行的數(shù)據(jù)處理，F(xiàn)PGA負(fù)責(zé)并行的高速數(shù)據(jù)流處理。ARM和FPGA在同一塊芯片，兩者之間高速數(shù)據(jù)的可靠傳輸?shù)玫奖ＷC。最終選用嵌入雙核 ARM 的 Zynq-7000系列[9]的 xc7z020- clg484-3 FPGA。ARM處理器部分即PS（processing system），集成了存儲(chǔ)器控制器、千兆網(wǎng)口、USB控制器、SD卡等外設(shè)；可編程邏輯部分（programmable logic，PL）采用Artix 7架構(gòu)FPGA，具有85000個(gè)邏輯單元，53200個(gè)LUTs，106400個(gè)觸發(fā)器，560 kB的集成RAM，220個(gè)18×25硬件DSP。可編程平臺(tái)為嵌入式系統(tǒng)的實(shí)現(xiàn)提供了極大的靈活性。

1.3 總體方案

選用ZYNQ-7000系列FPGA結(jié)合PC作為基帶信號(hào)處理器方案，選用AD9361作為零中頻射頻前端方案。PC和FPGA之間通過千兆網(wǎng)口進(jìn)行數(shù)據(jù)傳輸。FPGA數(shù)據(jù)處理板和AD9361射頻板分開成兩塊板，之間通過FMC連接器連接。設(shè)計(jì)框圖如圖3所示。

圖3 SDR平臺(tái)方案設(shè)計(jì)框圖

2 基于AD9361的射頻板設(shè)計(jì)

AD9361的射頻板主要完成射頻接口、時(shí)鐘接口、數(shù)字接口和電源接口設(shè)計(jì)。AD9361射頻電路板框圖如圖4所示。

圖4 基于AD9361的射頻板框圖

2.1 射頻接口設(shè)計(jì)

AD9361的射頻端口如圖5所示。接收通道有A、B、C 3個(gè)低噪聲放大器（以下簡(jiǎn)稱低噪放），可選單端輸入或差分輸入。發(fā)送通道有A、B 2個(gè)低噪放，只能使用差分輸出。低噪放都能覆蓋70 MHz～6 GHz工作頻率，但是對(duì)于3 GHz以上的頻率，建議使用A低噪放。相對(duì)于單端匹配，差分匹配可以提供更大的動(dòng)態(tài)范圍、更小的偶次諧波失真和噪聲特性。低噪放的輸入端內(nèi)部偏置電壓為0.6 V，建議選用交流耦合方式。

圖5 AD9361射頻端口

由于AD9361的頻率覆蓋范圍從70 MHz～6 GHz，本設(shè)計(jì)中選用超寬帶巴倫 TCM1-63AX+實(shí)現(xiàn)匹配電路設(shè)計(jì)，完成平衡/不平衡轉(zhuǎn)換。巴倫的單端匹配使用 PI型網(wǎng)絡(luò)，差分匹配使用交流耦合的 PI型網(wǎng)絡(luò)。接收端和發(fā)送端匹配原理圖分別見圖6和圖7。

圖6 AD9361射頻接收端原理圖

圖7 AD9361射頻發(fā)送端原理圖

2.2 時(shí)鐘接口設(shè)計(jì)

數(shù)字通信系統(tǒng)中的時(shí)鐘穩(wěn)定性非常重要，在一些基站應(yīng)用中對(duì)參考時(shí)鐘穩(wěn)定性要求非常高，需要大面積覆蓋的基站時(shí)鐘穩(wěn)定性要求小于0.05×10-6。然而對(duì)于大多數(shù)的應(yīng)用，類似于手機(jī)這樣的用戶設(shè)備不需要非常精準(zhǔn)的參考時(shí)鐘，這時(shí)系統(tǒng)的時(shí)鐘信號(hào)由芯片外接的時(shí)鐘晶體和內(nèi)部振蕩器電路組成，但是為了和基站保持聯(lián)通，需要周期性地調(diào)整本地振蕩器頻率。

AD9361的時(shí)鐘源可以選擇晶體振蕩器或者外部輸入時(shí)鐘源。本設(shè)計(jì)中，AD9361電路板的時(shí)鐘源設(shè)計(jì)為晶體振蕩器和外部參考時(shí)鐘可選的方式，通過電路板上的跳接電阻選擇不同的時(shí)鐘接入，在通用情況下選擇40 MHz的晶體振蕩器，在需要更加穩(wěn)定時(shí)鐘信號(hào)的時(shí)候，選擇外部的時(shí)鐘參考源。

2.3 數(shù)字接口設(shè)計(jì)

AD9361的數(shù)字接口有 SPI接口（用于傳輸控制信息）、GPIO接口（用引腳的高低電平來讀取或者控制AD9361的工作狀態(tài)）和高速數(shù)字接口。AD9361的高速數(shù)字接口用于和FPGA傳輸基帶數(shù)據(jù)。AD9361的模擬信號(hào)帶寬最大可以設(shè)置為 56 MHz，而基帶數(shù)據(jù)的采樣率至少要高于系統(tǒng)模擬帶寬2倍以上，即高速數(shù)字接口的數(shù)據(jù)傳輸時(shí)鐘速率要在112 MHz以上。

與常見的高速模數(shù)轉(zhuǎn)換器不同，AD9361內(nèi)部12位精度的ADC(DAC)采用ΣΔ型數(shù)據(jù)轉(zhuǎn)換器方案，包含了數(shù)字信號(hào)處理單元。ΣΔ型ADC通常由ΣΔ調(diào)制器和數(shù)字濾波器兩部分組成。ΣΔ調(diào)制器采集模擬信號(hào)，輸出高速的低比特?cái)?shù)字碼流，通過抽取濾波器濾除高頻處的量化噪聲和降低信號(hào)采樣率（數(shù)據(jù)輸出速率），最終從高速數(shù)字端口輸出12比特的基帶數(shù)字信號(hào)。AD9361與ZYNQ接口如圖8所示。

圖8 AD9361與ZYNQ接口

本設(shè)計(jì)選用LVDS差分模式實(shí)現(xiàn)高速數(shù)據(jù)接口[10]。當(dāng)讀取 AD9361數(shù)據(jù)時(shí)，數(shù)據(jù)采樣時(shí)鐘 DATA_CLK信號(hào)由AD9361輸出，F(xiàn)PGA使用DATA_CLK信號(hào)作為參考時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行采樣，F(xiàn)PGA將 DATA_CLK采集后輸出到FB_CLK引腳作為AD9361的輸入數(shù)據(jù)采樣時(shí)鐘信號(hào)。

2.4 電源設(shè)計(jì)

AD9361需要3種供電電壓，模擬模塊供電1.3 V、數(shù)字接口供電2.5 V和3.3 V。

系統(tǒng)電源可以選擇開關(guān)電源或者是線性穩(wěn)壓源，綜合考慮功耗和性能兩方面，選擇開關(guān)電源加線性穩(wěn)壓電源的方式。將輸入3.3 V電壓通過開關(guān)電源降到1.8 V，再通過兩路低噪聲高電源抑制比的線性穩(wěn)壓器將 1.8 V降至 1.3 V。選擇的開關(guān)電源為 ADP2164，開關(guān)頻率設(shè)為1.2 MHz。線性穩(wěn)壓器為ADP1755。為了減小模塊與模塊之間的相互干擾，使用兩片ADP1755產(chǎn)生兩組獨(dú)立的1.3 V，分別為A組（射頻本振和射頻頻率合成器模塊）和B組（射頻輸出端芯片內(nèi)部末級(jí)功放和基帶處理單元）。供電方案如圖9所示。

設(shè)計(jì)完成后，經(jīng)過PCB制板、物料購(gòu)買、回流焊和BGA焊接后得到實(shí)物圖見圖10。

圖9 AD9361的供電方案

圖10 射頻板實(shí)物圖

3 基于ZYNQ的基帶數(shù)據(jù)處理板設(shè)計(jì)

3.1 硬件電路設(shè)計(jì)

數(shù)據(jù)處理板硬件電路的主要組成部分如圖 11所示，PS的主要外設(shè)有Ethernet MAC、USB控制器、SD卡控制器、QSPI Flash。關(guān)鍵器件中Ethernet 物理層芯片選用88e1518，USB物理層芯片選用TUSB1210，SD卡與micro SD卡的多路選擇器采用TXS02612，F(xiàn)MC插座ASP-134603-01。電路設(shè)計(jì)主要包括電源設(shè)計(jì)、時(shí)鐘設(shè)計(jì)與AD9361接口設(shè)計(jì)。

圖11 數(shù)據(jù)處理板硬件電路框圖

3.1.1 分布式電源系統(tǒng)設(shè)計(jì)

通過對(duì)FPGA供電以及各類外設(shè)的供電分析，設(shè)計(jì)了電源方案如圖12所示。板子的供電來源于12 V/ 2A的電源適配器，經(jīng)過 DC-DC以及電源穩(wěn)壓器分多路輸出供給ZYNQ、FMC接口、USB和DDR外設(shè)電路。

由于電源種類繁多，上電順序直接決定了系統(tǒng)的正常工作與否。上電順序利用各電源芯片的使能腳與PGOOD腳配合比較器（MAX15021無PGOOD指示，利用比較器與參考電壓比較實(shí)現(xiàn) PGOOD）實(shí)現(xiàn)。系統(tǒng)電源的上電順序控制如圖13所示。

圖12 電源方案

圖13 系統(tǒng)電源上電順序控制

3.1.2 時(shí)鐘系統(tǒng)設(shè)計(jì)

FPGA的時(shí)鐘主要包含PS時(shí)鐘與PL時(shí)鐘，其中PS經(jīng)過內(nèi)部互聯(lián)可以為PL提供4路獨(dú)立時(shí)鐘。系統(tǒng)設(shè)計(jì)時(shí)為PL預(yù)留了100 MHz時(shí)鐘輸入。PS時(shí)鐘根據(jù)數(shù)據(jù)手冊(cè)要求，頻率范圍 30 MHz～60 MHz，選用了33.33 MHz。在 FPGA內(nèi)基帶數(shù)據(jù)傳輸和處理均由AD9361的DATA_CLK提供時(shí)鐘。

3.1.3 ZYNQ與AD9361的接口設(shè)計(jì)

ZYNQ與AD9361的接口分為數(shù)據(jù)接口與控制接口（SPI和GPIO），如圖8所示。ZYNQ PS中集成了SPI外設(shè)，其引腳通過MIO引出。與AD9361的數(shù)據(jù)接口由PL側(cè)的IO實(shí)現(xiàn)，工作在LVDS差分模式下。

ZYNQ數(shù)據(jù)處理板實(shí)物圖見圖14。

圖14 ZYNQ數(shù)據(jù)處理板實(shí)物圖

3.2 FPGA程序設(shè)計(jì)

ZYNQ數(shù)據(jù)處理板一邊通過網(wǎng)口與PC連接，另一邊通過FMC與AD9361射頻板連接。該SDR平臺(tái)的數(shù)據(jù)鏈路分為收和發(fā)。接收鏈路時(shí)，ZYNQ處理板從AD9361讀取數(shù)據(jù)，并將其經(jīng)過處理后封裝成網(wǎng)絡(luò)包的形式上傳給PC；發(fā)送鏈路時(shí)，ZYNQ處理板通過網(wǎng)口從PC獲取基帶數(shù)據(jù)，經(jīng)過處理后封裝為AD9361希望的幀格式傳給 AD9361。ZYNQ處理板的主要功能是實(shí)現(xiàn)AD9361數(shù)據(jù)接口邏輯、網(wǎng)口協(xié)議邏輯、部分基帶數(shù)據(jù)處理。FPGA功能框圖如圖15所示。

圖15 FPGA功能框圖

FPGA程序設(shè)計(jì)包括邏輯部分 PL和處理器部分PS的程序設(shè)計(jì)。圖15中，PL側(cè)主要實(shí)現(xiàn)AD9361接口邏輯、基帶數(shù)據(jù)處理，以及必要的存儲(chǔ)，PS側(cè)主要實(shí)現(xiàn)網(wǎng)口協(xié)議邏輯。PL和PS間通過片內(nèi)的互聯(lián)總線AXI-HP進(jìn)行數(shù)據(jù)交互。AD9361接口邏輯中主要包括單數(shù)據(jù)速率與雙數(shù)據(jù)速率的轉(zhuǎn)換（SDR→DDR、DDR→SDR），以及高速并行數(shù)據(jù)線的信號(hào)延遲調(diào)整，基帶數(shù)據(jù)處理包括直流失調(diào)矯正模塊（dc_filter）以及數(shù)據(jù)打包與解包模塊（dac_unpack和adc_pack）。

PS側(cè)實(shí)現(xiàn)基于Socket的網(wǎng)絡(luò)編程，嘗試了2種方法。一是嵌入Linux操作系統(tǒng)，在操作系統(tǒng)上實(shí)現(xiàn)網(wǎng)絡(luò)編程。此方法最終實(shí)測(cè)單向網(wǎng)絡(luò)數(shù)據(jù)速度約800 Mbit/s，CPU占用率高達(dá)100%。二是嘗試了no-OS的設(shè)計(jì)，首先移植系統(tǒng)中底層硬件的驅(qū)動(dòng)程序，包括PS-SPI、IIC、AD9361-PHY、千兆以太網(wǎng)（Gigabit Ethernet，GigE）、UART等外設(shè)，移植工作主要是接口的匹配。軟件最終的文件目錄如圖16所示。

圖16 軟件文件目錄層次

具體的程序設(shè)計(jì)細(xì)節(jié)較繁瑣，此處不再詳述。經(jīng)過no-OS的網(wǎng)絡(luò)接口實(shí)現(xiàn)，CPU效率很大程度提高，解決了第一種方法中100% CPU占用率導(dǎo)致其他程序無法運(yùn)行的問題。

4 PC端基帶數(shù)據(jù)處理

4.1 平臺(tái)環(huán)境

SDR平臺(tái)PC端的軟件設(shè)計(jì)包括對(duì)硬件平臺(tái)的控制和高速基帶數(shù)據(jù)處理兩部分。目前較成熟的 PC端開發(fā)環(huán)境有Windows下的Matlab，以及Linux下的GNU Radio。

GNU Radio是一套免費(fèi)開源的數(shù)字信號(hào)處理軟件開發(fā)工具，提供多樣化的信號(hào)處理模塊，如數(shù)值計(jì)算模塊、FFT/IFFT模塊、MPSK的調(diào)制解調(diào)模塊、數(shù)據(jù)類型轉(zhuǎn)換模塊、內(nèi)插和抽取模塊、信道編碼模塊等[11]。GNU Radio可通過C++或Python編程，同時(shí)提供GRC圖形化編程界面[12]。

4.2802.11a基帶數(shù)據(jù)處理流程

802.11a協(xié)議中的幀結(jié)構(gòu)如圖17所示。每一幀數(shù)據(jù)由10個(gè)短訓(xùn)練序列、2個(gè)長(zhǎng)訓(xùn)練序列、信號(hào)字段和數(shù)據(jù)字段組成[13]。

通過閱讀 802.11a協(xié)議文檔和相關(guān)資料，總結(jié)發(fā)送端基帶數(shù)據(jù)處理流程如圖18所示。可以看到，它是按照?qǐng)D17的幀結(jié)構(gòu)進(jìn)行數(shù)據(jù)組織和合并。接收端按此流程的逆過程做數(shù)據(jù)拆解處理。

有很多關(guān)于 802.11a物理層規(guī)范的文檔，可以參考這些文檔理解這一部分的處理流程和 OFDM 符號(hào)的規(guī)范，這里不再贅述[14]。

圖17802.11a協(xié)議中的幀結(jié)構(gòu)

圖18802.11a基帶數(shù)據(jù)處理流程

使用 GNU Radio的 GRC圖形化編程界面，設(shè)計(jì)發(fā)送端程序如圖 19所示，接收端程序如圖 20所示。下面將分別簡(jiǎn)要介紹發(fā)送端和接收端的模塊化設(shè)計(jì)。

圖19 GNU Radio發(fā)送端程序

圖 19發(fā)送端程序中，Message Strobe模塊按照Period設(shè)定值，周期性的生成原始數(shù)據(jù)；OFDM MAC將物理層地址和輸入的數(shù)據(jù)打包成一個(gè)物理幀輸出至WIFI PHY Hier；WIFI PHY Hier完成輸入的物理層數(shù)據(jù)到基帶數(shù)據(jù)的轉(zhuǎn)換，輸出后乘以系數(shù)0.5對(duì)輸出幅度作調(diào)整，Packet Pad2 將輸入的數(shù)據(jù)首位添0，保證傳輸?shù)姆€(wěn)定性，接下來的部分將復(fù)數(shù)拆分為實(shí)部和虛部，并將 IQ兩路浮點(diǎn)數(shù)據(jù)乘以系數(shù)轉(zhuǎn)換成整形，合并后通過網(wǎng)口傳輸。

圖20接收端程序中，接收端從網(wǎng)口獲得數(shù)據(jù)后，將整形的 IQ兩路數(shù)據(jù)轉(zhuǎn)換，并合并為復(fù)數(shù)，將復(fù)數(shù)送至WIFI PHY Hier模塊。該模塊完成基帶數(shù)據(jù)到物理層數(shù)據(jù)的轉(zhuǎn)換，并輸出至OFDM Parse MAC模塊。OFDM Parse MAC模塊解碼物理層數(shù)據(jù)，獲得物理地址等信息后將數(shù)據(jù)發(fā)送至 PDU to Tagged Stream模塊，該模塊輸出至顯示模塊，顯示解碼信息。

圖20 GNU Radio接收端程序

發(fā)送端和接收端都使用了WIFI PHY Hier模塊，該模塊是程序中的核心部分，完成物理層數(shù)據(jù)到基帶數(shù)據(jù)的處理，該模塊的內(nèi)部框圖如圖21所示。該模塊分為兩部分，上半部分完成發(fā)送端物理層數(shù)據(jù)到基帶數(shù)據(jù)的轉(zhuǎn)換，下半部分完成接收到的基帶數(shù)據(jù)到物理層數(shù)據(jù)的轉(zhuǎn)換。該部分程序可參考 802.11a的基帶數(shù)據(jù)處理流程（圖18）幫助理解。

圖21 WIFI PHY Hier模塊的程序

5 系統(tǒng)測(cè)試

搭建兩套SDR平臺(tái)（一套用于收，一套用于發(fā)），AD9361射頻板插接到 SYNQ數(shù)據(jù)處理板上，SYNQ數(shù)據(jù)處理板通過網(wǎng)線和PC連接。在PC端運(yùn)行GNU Radio，執(zhí)行4.2節(jié)描述的802.11a基帶數(shù)據(jù)處理程序。一臺(tái) PC運(yùn)行發(fā)送程序，將處理好的基帶數(shù)據(jù)交由SYNQ處理板進(jìn)行進(jìn)一步的數(shù)據(jù)處理后交由 AD9361射頻發(fā)送；另一臺(tái) PC運(yùn)行接收程序，射頻信號(hào)先經(jīng)過AD9361射頻板接收并處理至基帶，然后交由FPGA做初步的基帶處理后傳給PC，PC進(jìn)行基帶數(shù)據(jù)處理后完成最終的接收。發(fā)送和接收的兩套SDR平臺(tái)需配置相同的射頻頻點(diǎn)及通信制式（該實(shí)驗(yàn)中使用QAM4）。發(fā)射接收之間相隔5 m放置。

接收端的星座圖如圖22所示。共統(tǒng)計(jì)了10000幀數(shù)據(jù)，誤碼率為零，說明AD9361數(shù)據(jù)接口、基于千兆以太網(wǎng)的數(shù)據(jù)傳輸?shù)人袛?shù)據(jù)通路中數(shù)據(jù)無遺漏、無傳輸錯(cuò)誤，驗(yàn)證了該SDR平臺(tái)的通信可靠性。星座圖不聚集，說明系統(tǒng)存在一定的噪聲。提高發(fā)射功率，提高接收增益會(huì)使星座圖聚集。

圖22 GNU Radio實(shí)時(shí)基帶數(shù)據(jù)處理測(cè)試結(jié)果

6 結(jié)語

設(shè)計(jì)了基于AD9361和ZYNQ-7000系列FPGA的軟件無線電平臺(tái)。PC上使用GNU Radio實(shí)現(xiàn)了802.11a標(biāo)準(zhǔn)的基帶數(shù)據(jù)處理。最后通過兩套 SDR設(shè)備的搭建，一套發(fā)送，一套接收，驗(yàn)證了整個(gè)系統(tǒng)的通信可靠性。該SDR平臺(tái)對(duì)于通信類學(xué)生的實(shí)踐教學(xué)和科研工作有重要價(jià)值和意義。