TFT-LCD摩擦工藝過程中靜電放電不良分析及改善設(shè)計

王國磊，陳 鵬，李恒濱，王景棚，杜化鯤，馬 力，宋紅花，王勇輝，張熠點，李 寧

(合肥鑫晟光電科技有限公司，安徽 合肥，230012)

1 引 言

在TFT-LCD 制造業(yè)和集成電路(Integrated Circuit，IC)制造業(yè)中，靜電放電(Electro Static Discharge ,ESD)一直扮演著重要角色，其直接會影響到產(chǎn)品的良品率，在設(shè)計、制造、測試和運送過程中都要考慮ESD的影響[1]。

摩擦取向工藝是液晶成盒階段比較重要的工序，至今仍然是各類液晶顯示器制造過程中使用最廣泛的取向技術(shù)[2]。摩擦具體工藝就是摩擦設(shè)備將基板真空吸附在基臺上,一邊轉(zhuǎn)動滾筒,一邊使基臺移動進行摩擦。由于摩擦取向工藝是通過物理摩擦的方式，所以極其容易引入靜電，當靜電積累到一定程度后釋放就會引起相應(yīng)的不良。

ESD引起的不良現(xiàn)象主要表現(xiàn)為畫面顯示異常(Abnormal Display)、亮暗線(Line Defect)、亮暗點不良(Dot Defect)等。ESD是行業(yè)的頑疾，是影響良率的重要因素，除了在生產(chǎn)制造過程中,加強生產(chǎn)管理和除靜電設(shè)施的使用外[3],預先防止的設(shè)計也是非常重要的[4-7]。

本文以摩擦取向工藝過程中的不良分析為出發(fā)點，通過設(shè)計方案優(yōu)化進而提升液晶面板抗靜電能力作為主要論述內(nèi)容。

2 分析及結(jié)果

2.1 實際產(chǎn)品ESD不良分析

對于TFT-LCD工藝制程和產(chǎn)品良率管控來說,能夠迅速定位不良發(fā)生的工藝環(huán)節(jié)以及根本原因是極為重要的。圖1為某實際產(chǎn)品不良示意圖，在初次工藝生產(chǎn)過程中，此不良引起的不良率約為20%。從圖中可以看出，在驅(qū)動IC1和IC2中間以及IC3和IC4中間有兩條線不良。經(jīng)過對大量工藝數(shù)據(jù)進行統(tǒng)計學分析及逐個工序確認，最終確認不良發(fā)生工序為成盒過程中的摩擦工藝工序。

圖2是IC1和IC2中間及IC3和IC4中間有兩條線不良位置的連接過孔在顯微鏡下的圖片。從圖中可以看出，在連接過孔的周圍有ESD燒毀的痕跡。為了進一步明確此過孔位置ESD燒毀是出現(xiàn)此線不良的根本原因，在掃描電鏡(SEM)下確認了此過孔位置的俯視圖和斷面圖。圖3和圖4為過孔位置的俯視圖和斷面圖。俯視圖和斷面圖進一步說明，連接過孔位置確實存在橋接金屬斷裂問題。

圖1 產(chǎn)品不良示意圖Fig.1 Product defect schematic diagram

圖2 線不良位置過孔顯微鏡圖Fig.2 Contact hole at line defect position under microscope

圖3 線不良位置過孔掃面電鏡俯視圖Fig.3 Top picture of contact hole at line defect position under SEM

圖4 線不良位置過孔掃描電鏡斷面圖Fig.4 Cross section of contact hole at line defect position under SEM

2.2 產(chǎn)品設(shè)計相關(guān)分析

為了進一步從設(shè)計源頭明確此不良的相關(guān)性，對比了IC1和IC2中間、IC2和IC3中間及IC3和IC4中間填充圖形的設(shè)計。表1是針對不同位置填充圖形的對比結(jié)果。從表中可以看出，IC1和IC2中間及IC3與IC4中間填充圖形的面積較IC2和IC3中間較大，而IC2與IC3中間無線不良的發(fā)生。

表1 不同IC中間填充圖形比較Tab.1 Comparison of dummy pattern between different IC location

為了更清楚地說明不良位置的結(jié)構(gòu)及填充圖形的位置，此部分的結(jié)構(gòu)示意圖參考圖5。

圖5 線不良位置結(jié)構(gòu)示意圖Fig.5 Line defect position schematic diagram

從圖中可以看出，IC1的最右端信號線1和IC2最左側(cè)信號線2分別通過連接過孔連接到有效顯示區(qū)的不良線1和不良線2。在信號線1和信號線2中間是孤立的填充圖形。填充圖形是為了保證陣列(Array)工藝過程中的金屬線在刻蝕過程中的均一性，為了保證成盒工藝段摩擦工藝中不易發(fā)生摩擦Mura而必須存在的。

為了探尋填充圖形對于此不良的影響，進而找到此不良的根本原因，針對此部分做了相應(yīng)的切割測試。切割測試的示意圖見圖6。

圖6 線不良位置切割驗證示意圖Fig.6 Line defect position cutting evaluation schematic diagram

圖中①、②、③、④分別為切割的位置，①、②、③、④切割打斷各取20，20，15，10片面板進行驗證，同時對比20片不做任何處理的面板結(jié)果。

表2是切割打斷驗證的結(jié)果。從表中可以看出，切斷②的位置后，不良沒有發(fā)生。此結(jié)果可以驗證靜電是從IC側(cè)引入。切斷③、④后，不良雖略有降低但是仍有發(fā)生。通過上述的測試可以看出，靜電是由靠近IC側(cè)的填充圖形引入。

表2 切割驗證結(jié)果Tab.2 Results of cutting evaluation

2.3 ESD發(fā)生機理分析

針對上述切割測試的結(jié)果，為了更好地理解ESD發(fā)生的原因，分析了摩擦工藝過程中ESD的發(fā)生機理。

根據(jù)原子結(jié)構(gòu)的理論[8],原子由帶正電的原子核和核外帶負電的電子組成。靜電產(chǎn)生的一個根本問題,是原子結(jié)構(gòu)的不穩(wěn)定性。在自然狀態(tài)下,原子所含的正、負電荷是相等的,物質(zhì)處于電平衡的中性狀態(tài),即不帶電。在一定條件下(如接觸、擠壓、分離或受熱等),外層的電子由于離核較遠,受核束縛力小,物質(zhì)中的這種電平衡狀態(tài)被打破,丟失或得到電子,物質(zhì)就由中性狀態(tài)變?yōu)閹щ姞顟B(tài),如電荷不能很好地被移動,就形成了靜電。

圖7是摩擦工藝的示意圖。摩擦設(shè)備將基板真空吸附在基臺上,一邊轉(zhuǎn)動滾筒,一邊使基臺移動進行摩擦。

圖7 摩擦工藝示意圖Fig.7 Rubbing process schematic diagram

由于在陣列基板側(cè)很多金屬走線，并且隨著產(chǎn)品分辨率的逐漸增加，金屬走線在陣列基板的密度會越來越高。根據(jù)上述靜電形成的理論，在摩擦布摩擦陣列基板的時候，就很容易在陣列基板和摩擦布上形成靜電積累。由于該產(chǎn)品在IC1和IC2中間及IC3和IC4中間有較大面積的填充圖形，摩擦工藝過程中，在經(jīng)過一段時間的摩擦靜電積累，在填充圖形位置積累的靜電量會越來越多。當填充圖形上積累的靜電到達一定的量后會尋找相應(yīng)的釋放路徑，而與之相鄰的兩根信號線(信號線1和信號線2)就是最容易釋放的位置。當靜電釋放到信號線1和信號線2上時，靜電會在電阻最大的位置即連接過孔的位置進行釋放。其靜電釋放的路徑示意圖如圖8。

圖8 靜電釋放示意圖Fig.8 ESD discharge path schematic diagram

2.4 設(shè)計方案變更驗證及結(jié)果

為了進一步驗證填充圖形的相關(guān)性，進而從設(shè)計源頭上降低此線不良發(fā)生的風險，對設(shè)計方案進行了變更。設(shè)計變更包括以下兩種方案：方案一，將IC1和IC2，IC3和IC4中間的填充圖形打散(圖形小型孤立化)，并且增加填充圖形到信號線的距離(10 μm增加到60 μm)；方案二，將IC1和IC2，IC3和IC4中間的填充圖形連接到面板內(nèi)部公共電極，并且增加填充圖形到信號線的距離為60 μm。公共電極信號為面板內(nèi)部工作的基準信號，所有公共電極信號均連接到一起。圖9和圖10為方案一和方案二的示意圖。

表3是設(shè)計方案一和設(shè)計方案二的驗證結(jié)果，從實際的驗證結(jié)果看，兩種方案都能降低此線不良發(fā)生的風險，均沒有ESD發(fā)生。

圖9 設(shè)計變更方案一示意圖Fig.9 Design change solution-1 schematic diagram

圖10 設(shè)計變更方案二示意圖Fig.10 Design change solution-2 schematic diagram

表3 設(shè)計方案變更驗證結(jié)果Tab.3 Result of design change

2.5 結(jié)果分析

從設(shè)計變更方案一和方案二的結(jié)果看，降低ESD發(fā)生風險的方法主要有兩個方向：

(1)減小填充圖形的面積可以降低填充圖形上靜電積累的量；增加填充圖形到信號線的距離可以降低填充圖形上積累的靜電釋放到信號線上的風險；

(2)將填充圖形連接到公共電極，當在填充圖形處靜電積累后，由于填充圖形連接到公共電極，所以靜電可以釋放到面板內(nèi)部均連接到一起的公共電極上，進而降低ESD發(fā)生的風險。

3 結(jié) 論

本文對摩擦工藝過程中的線不良進行了分析，通過切割驗證、設(shè)計方案變更驗證了降低ESD風險的兩個方向。通過實際的驗證結(jié)果分析我們發(fā)現(xiàn)，減小填充圖形的面積或者將填充圖形連接到公共電極，同時搭配增加填充圖形到信號線的距離大于60 μm，可以大大降低ESD發(fā)生的概率，不良率由20%降低到0%。結(jié)果充分表明，此設(shè)計方案可應(yīng)用于實際產(chǎn)品設(shè)計中以降低摩擦工藝過程中的ESD風險。