基于FPGA的簡(jiǎn)易電子鐘

趙穎 李永康 蘇巖淇 薛玲月 楊熠欣 劉立波

摘要：為了實(shí)現(xiàn)簡(jiǎn)易電子鐘的功能，以FPGA應(yīng)用設(shè)計(jì)為基礎(chǔ)，使用Verilog HDL 語言編寫并且使用Quartus Ⅱ進(jìn)行仿真。本設(shè)計(jì)包含計(jì)時(shí)模塊、譯碼顯示模塊，實(shí)現(xiàn)設(shè)計(jì)功能且驗(yàn)收效果良好。

關(guān)鍵詞：簡(jiǎn)易電子鐘；Verilog；FPGA

中圖分類號(hào)：TP391 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2019）10-0206-02

開放科學(xué)（資源服務(wù)）標(biāo)識(shí)碼（OSID）：

電子鐘已經(jīng)成為人們?nèi)粘Ｉ钪胁豢扇鄙俚谋匦杵?，廣泛應(yīng)用于個(gè)人家庭、辦公室、劇場(chǎng)等公共場(chǎng)所，鐘表的數(shù)字化給人們的生活、工作、學(xué)習(xí)、娛樂等帶來了極大的方便。電子鐘相比于老式鐘表能夠更加精準(zhǔn)，而且大幅度地提高了鐘表以前的報(bào)時(shí)功能。比如，定時(shí)自動(dòng)報(bào)警系統(tǒng)、按時(shí)自動(dòng)打鈴系統(tǒng)、定時(shí)廣播等所有這些功能，都是以電子鐘為基礎(chǔ)的。因此，電子鐘對(duì)于人們來說有著非常重要、現(xiàn)實(shí)的意義。

1 原理

Verilog是廣泛應(yīng)用的硬件描述語言，可以用于硬件設(shè)計(jì)流程的建模、綜合、模擬等多個(gè)階段。

1.1 計(jì)時(shí)模塊

模塊功能正常計(jì)時(shí)，即每秒讀一次數(shù)，則秒表加1，如果秒計(jì)時(shí)滿60，則進(jìn)1給分計(jì)時(shí)；若分計(jì)時(shí)滿60，則進(jìn)1給小時(shí)計(jì)時(shí)；若小時(shí)計(jì)時(shí)滿12，則清零。從功能上來說分別為模60計(jì)數(shù)器，模60計(jì)數(shù)器以及模12計(jì)數(shù)器。如圖1所示。

1.2 譯碼顯示模塊

如下圖，為3-8譯碼器的原理圖以及真值表，3個(gè)輸入位a[2：0]可能會(huì)出現(xiàn)8種情況為：000、001、010、011、100、101、110、111，這樣就可以控制8個(gè)輸出位 y[7：0]相對(duì)應(yīng)的某1位輸出為“0”。如圖2所示。

4 仿真

如圖7所示：

通過仿真波形圖能夠看出，當(dāng)q[15…12]為小時(shí)的十位，q[11…8]為小時(shí)的個(gè)位時(shí)分別計(jì)數(shù)0001、0010（即12），而q[7…4]為分的十位，q[3…0]為分的個(gè)位分別計(jì)數(shù)0101、1001（即59）時(shí)，在下一個(gè)時(shí)鐘CLK的作用下計(jì)時(shí)器翻轉(zhuǎn)到01時(shí)00分，然后，計(jì)數(shù)器繼續(xù)自然的遞增累加計(jì)數(shù)，完成小時(shí)計(jì)數(shù)器“12翻1”，分計(jì)數(shù)器為8421BCD碼60進(jìn)制計(jì)數(shù)器的計(jì)時(shí)功能。設(shè)計(jì)及仿真結(jié)果符合設(shè)計(jì)要求，達(dá)到預(yù)期的效果。

5 驗(yàn)證

驗(yàn)證數(shù)據(jù) 如表3所示：

6 總結(jié)

在幾周的時(shí)間里，本設(shè)計(jì)最終順利完成，其功能可以基本實(shí)現(xiàn)。在實(shí)驗(yàn)中遇到的問題通過上網(wǎng)查找資料、翻閱書籍也基本解決。

參考文獻(xiàn)：

[1] 陳賾.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)驗(yàn)教程[M].2版.北京：科學(xué)出版社，2010.

【通聯(lián)編輯：唐一東】