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優化目標阻抗改善電源瞬態響應的方法研究

2019-02-21 08:50:06趙未平
通信電源技術 2019年1期
關鍵詞:優化設計

王 亮,趙未平

(1.中興通訊南京研究院,江蘇 南京 210012;2.江蘇領航服務公司,江蘇 南京 210028)

0 引 言

隨著技術的發展,對于計算能力的進一步要求,數字集成電路的規模越來越大,功耗越來越高。單片IC上集成晶體管達20億個,時鐘頻率達數吉赫茲,功耗達數百瓦,消耗電源電流大于200 A,引起瞬變電源電流達到1012A/s[1],電源完整性PI的設計變得越來越重要。PI設計的一般原則是基于目標阻抗定義[2],在整個頻段內盡可能實現最低阻抗,使得從器件端口看去的電源分配網絡PDN的等效阻抗最小。很多學者對優化阻抗提出了各種各樣的方法[3-6],但是這些方法主要是在設計之初做電容數量和種類的選擇。而在實際的工程設計中,PCB上的空間往往受限,只能放置有限數量的電容焊盤,更多時候需要同封裝下選擇合適容值和阻抗特性的電容來優化目標阻抗,滿足電源的瞬態響應有更快的響應速度和更低的電壓波動。此外,在不改動PCB設計基礎上進一步改善電源瞬態響應,也依賴于目標阻抗的進一步優化。

1 理論分析

1.1 確定優化的頻率

PI設計的一般原則是基于目標阻抗,定義為:

式中:ΔVdd為工作電壓,It是最壞情況下的瞬變電流,平均值δripple指可容許紋波系數,一般取5%。

整個PDN系統模型如圖1所示。

圖1 PDN系統模型

目標阻抗對應的各個組件的時域和頻域范圍,如圖2所示[7]。

整個頻段的阻抗可以在頻域和時域內劃分為不同的部分,每個部分的主要影響部件是確定的。VRM電源調節模塊,對應100 kHz以下的頻段;Bulk電容對最大1 MHz以內的頻段有較大影響;更小封裝的表貼電容對應20 MHz以下頻段;200 MHz以下是芯片封裝電容起主要作用,再往上的頻段吉赫茲階段則只能是芯片上的電容直接決定其阻抗。實際上,隨著技術的發展,不同頻段之間的交叉也越來越模糊。在較新的IC器件中,往往會在芯片封裝上加上更多電容,SMT部分盡量轉移到芯片。譬如,Intel的Skylake CPU,功耗205 W最大,外部只需要配置bulk電容,1 MHz以上的阻抗設計全部在芯片上實現。

頻率的阻抗不如時域顯示直觀,對于時域的理解,可以大概理解為電源瞬態變化時的上升沿。VRM可以響應最大幾十毫秒左右的電流變化,再小一點的微秒左右邊沿的電流變化則需要bulk電容提供電流,因為VRM已經來不及響應。同理,更高的電流邊沿變化需要更靠近芯片die上的小電容提供。

目前的設計挑戰在于電流非常大,高達幾百安培。實際情況中,應盡可能實現瞬態變化的及時響應,并保持PDN的穩定。多數情況下,比較嚴格的電流瞬態變化邊沿在微秒級別,對應著Bulk電容的設計范圍。PCB設計作為板級,可以主要控制bulk電容和VRM,而VRM對于高速變化的邊沿無能為力,所以優化集中在buik電容的設計上。

1.2 確定電容阻抗

電容的頻率特性如圖4所示,是常見的幾個同封裝的電容特性曲線。

容值越大,諧振頻率越小,阻抗也越低。由于等效電感的存在,諧振頻率左邊是電容特性,右邊則已呈現電感特性。PDN上不同電容累加,形成了總的目標阻抗。

圖2 時域曲線

圖3 頻域曲線

2 優化方法

設PDN上可以放置的同封裝電容的總數量是ntotal,總數量的確定往往受到的最大限制是PCB的布局空間。高度集成的PCB上能夠放置有限數量的電容焊盤。設同樣封裝下不同容值的種類分別是a,b,c…n,且a>b>c>…n,則總數量為:

對于實際設計,可以選擇不同的電容規格來實現最優性能,也就是選擇最優的na,nb,nc…nn。

2.1 每一個頻點的總阻抗計算

取 100 kHz、200 kHz、500 kHz、800 kHz、1 MHz共5個頻點,每一個頻點的不同電容會有對應的阻抗Z的數據。例如,對于0805封裝的10 μF電容,對應的Z頻點的總阻抗為:

這樣可以得到每一個頻點的阻抗。

2.2 阻抗優化方法

在總數量不變的基礎上,遍歷每一種可能的配置。如圖5所示,首先遍歷阻抗得到1 MHz頻點最低時的阻抗曲線Za,再遍歷得到100 kHz頻點最低時的阻抗曲線Zb,然后以此為基準,求最終優化的目標曲線Zc。Zc在各個頻點上距離Za和Zb的差值是最小的,最終Zc對應的配置na,nb,nc…nn即為優化后的電容配置數量。

3 仿真結果

本文設計了一款服務器主板,采用intel的最新款CPU作為核心芯片,供電核電壓VCC最大為1.8 V,228 A,電流范圍很大,電流邊沿速率750 A/μs,電流負載變化為200 A的250 Hz階躍波形。該款芯片設計1 MHz以上的頻段已經在芯片封裝上實現。板級PDN設計主要關注Bulk電容。優化前后的電容規格和數量對比如表1所示。

圖5 阻抗曲線

表1 優化后的電容規格和數量對比

使用sigrity仿真目標阻抗的變化,結果如圖6所示。

圖6中,虛線是原有阻抗曲線,實線是優化后曲線。可以看到,優化后,1 MHz頻段內阻抗下降明顯。

圖7為在VRM輸出電感處測量點示意圖,圖8、圖9分別為優化前后電流瞬變時的電壓波動。可見,電流瞬變時電壓波動為59.2 mV。

圖6 目標阻抗變化曲線

優化后,電流瞬變時候電壓的波動為49.8 mV,降低了10 mV左右。可見,阻抗優化對改善電源瞬態性能明顯。

4 結 論

在PCB電容焊盤受到PCB空間的限制下,優化設計不同規格的電容配置,可以進一步改善特定頻段的目標阻抗,優化電源系統的瞬態響應。

圖7 測量點示意

圖8 優化前電流瞬變時候電壓

圖9 優化后電流瞬變時候電壓

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