柵極低電壓對關斷瞬態的影響

李樂樂 李建成 王洪利 孫銘澤

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柵極低電壓對關斷瞬態的影響

李樂樂1李建成2王洪利1孫銘澤1

（1. 湘潭大學物理與光電工程學院，湖南 湘潭 411100；2. 國防科技大學電子科學與工程學院，長沙 410073）

隨著開關頻率的提高，寄生電感對碳化硅（SiC）MOSFET的影響越來越明顯，所引起的器件串擾和器件應力，嚴重制約了SiC MOSFET器件在高頻下的應用。在實際設計驅動電路中，為了抑制器件的串擾，柵極低電壓多選在-5～0V之間的數值，然而卻忽略了柵極低電壓對器件應力的影響。在此本文通過理論和仿真分析，研究了寄生電感存在時，不同柵極低電壓下的過沖電壓和關斷瞬間的功耗，從而在設計SiC MOSFET驅動電路時，指導柵極低電壓的選取。

SiC MOSFET；柵極低電壓；過沖電壓；功耗

本文就是在此基礎上，考慮寄生參數存在時，建立合理的理論模型，從理論和仿真結果來分析高頻下不同柵極低電壓對SiC MOSFET過沖電壓的影響，通過結果來指導驅動電路設計時對柵極低電壓的選擇。

1 SiC MOSFET關斷過程理論分析

考慮寄生電感的SiC MOSFET雙脈沖測試電路原理圖如圖1所示。Q為SiC MOSFET開關管，柵源極、柵漏極和漏源極之間的寄生電感分別為GS、GD和DS，D為漏極寄生電感，它包括MSOFET器件引腳分布的電感、二極管寄生電感、PCB走線寄生電感等；S為源極寄生電感，它包括MOSFET器件引腳寄生電感、PCB走線寄生電感等；ext為驅動電路引入的電阻，int為器件內阻；L為負載電感，與之相并聯的為續流二極管。對于柵極寄生電感，在實際的分析中是被忽略的，一方面因為在電路設計時，驅動電路緊靠MOSFET，寄生很小；另一方面柵極寄生電感的存在不便于推導建立數學模型分析，因此忽略柵極寄生電感G。G為柵極驅動電壓，DC為母線電壓。

圖1 帶寄生參數的雙脈沖測試電路原理圖

1.1 關斷延時階段（t0～t1）

圖2 SiC MOSFET關斷過程波形示意圖

1.2 電壓上升階段Ⅰ（t1～t2）

由式（2）可得，1時刻米勒電壓可表示為

1.3 電壓上升階段Ⅱ（t2～t3）

因此，由于輸出電容的分流，使得該階段的米勒平臺電壓相比于上一個階段有所降低。

1.4 電流降落和過充電壓產生階段（t3～t4）

從上一階段開始器件進入飽和區工作，漏極電流滿足：

漏電流作用于主功率回路的寄生電感L和D上，產生感應電壓，此時SiC MOSFET開關器件兩端承受的電壓表示為

對應的柵極電壓回路滿足方程：

聯立式（5）、式（6）和式（7）可得出關斷后的柵源電壓表達式：

對于42與2關系，影響因素主要是漏極寄生電感D、飽和區跨導fs和柵漏電容GD。其中飽和區跨導fs又是變量，因此分析起來較為復雜，難以得出一個廣泛適用的結論，而在再具體條件下，卻可以說明問題。

1.5 SiC MOSFET關斷過程（t4～t5）

2 仿真結果

為了更好地理解不同的柵極低電壓對SiC MOSFET器件過沖電壓的影響，在此進行仿真測試，仿真器件選擇的是CREE公司的C2M0040120D，使用該公司提供的PSpice模型進行仿真，續流二極管采用C4D20120A肖特基二極管，開關頻率選取100kHz，柵極電阻5W，負載電感選取480mH，漏極寄生電感選取70nH/300nH。柵極低電壓變化范圍-5～0V，柵極高電壓選擇20V，直流電壓選取800V，搭建雙脈沖仿真測試電路。

2.1 柵極低電壓對柵源電壓的影響

圖3 不同柵極低電壓下柵極電壓的仿真曲線

2.2 柵極低電壓對漏電流的影響

從圖4可以看出，受柵源電壓影響，漏電流在不同柵極低電壓下，下降速度明顯不同，柵極低電壓越低，漏電流下降速度越快。

圖4 不同柵極低電壓下漏電流的仿真曲線

2.3 柵極低電壓對漏源電壓的影響

圖5 不同柵極低電壓下漏源電壓的仿真曲線

圖6 漏極寄生電感為300nH時漏源電壓仿真曲線

從圖中的仿真結果可以看出，柵極低電壓越小，SiC MOSFET漏源電壓上升的速度越快，而且起步也越早。過沖電壓的變化有一個明顯的轉折，對應的折線圖如圖7所示。

圖7 不同柵極低電壓下的過沖電壓

2.4 柵極低電壓對功耗的影響

從以上的分析可以得出，柵極低電壓對SiC MOSFET器件的關斷瞬間速度和過沖電壓大小有影響，因此在此對關斷瞬間的功耗進行了仿真，仿真結果如圖8所示。

圖8 不同柵極低電壓下的關斷瞬間功耗曲線

3 結論

為了更好地了解柵極低電壓對過充電壓的影響，本文進行了一些理論和仿真方面的研究，說明了柵極低電壓在高頻下對SiC MOSFET對過沖電壓、功耗等方面的影響，具有以下幾點實用性價值：

1）對于一個確定的SiC MOSFET器件和電路，在驅動電路設計中選擇柵極低電壓時，具有一定的參考價值。

2）柵極低電壓越低，SiC MOSFET器件的開關速度越快，功耗越小，但器件的過充電壓卻不一定最大。

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The effect of gate low voltage on the turn-off transients

Li Lele1Li Jiancheng2Wang Hongli1Sun Mingze1

(1. College of Physics and Optoelectronic Engineering, Xiangtan University, Xiangtan, Hu’nan 411100; 2. School of Electronic Science and Engineering, National University of Defense Technology, Changsha 410073)

With the increase of switching frequency, the effect of parasitic inductance on silicon carbide (SiC) MOSFETs becomes more and more obvious, and crosstalk and device stress caused by the devices seriously restrict the application of SiC MOSFET devices under high frequency. In the actual design of the driver circuit, in order to suppress the crosstalk of the device, the gate low voltage is generally selected between-5～0V. However, the influence of low gate voltage on device stress is ignored. In this paper, through theoretical and simulation analysis, the overshoot voltage and power loss at turn-off transients at different gate voltages are studied in the presence of the parasitic inductance. Thus, in the design of the SiC MOSFET driver circuit, the selection of the gate low voltage is instructed.

SiC MOSFET; low gate voltage; overshoot; power loss

2018-11-15

李樂樂（1990-），男，湘潭大學物理與光電工程學院在讀碩士研究生，主要從事碳化硅大功率器件應用研究。