基于JESD204B的高速串行數據收發接口設計

徐鳳萍,龔至誠,王 巍

(1.江蘇自動化研究所,江蘇 連云港 222061;2.江蘇科技大學電子信息學院,江蘇 鎮江 212003)

JESD204B是一種新型的基于高速SERDES的AD/DA數據收發傳輸接口,而高速AD/DA數據收發傳輸接口是集成電路當中最關鍵的設計實現環節,其涵蓋了模數轉換(ADC,Analog-to-Digital Converter)和數模轉換(Digital-to-Analog Converter,DAC)[1]。在此之前,絕大多數高速AD/DA轉換數據收發接口采用LVDS接口,目前隨著數字信號處理方法不斷發展以及科技的持續進步,對集成電路傳輸及轉換的速度和帶寬要求也越來越高,以往的普通轉換模塊已經不能滿足需求,這樣就促進了高速ADC/DAC等集成電路在高速傳輸技術方面的急速發展[2]。

以往采樣數據的傳輸方式在傳統用法上多采用如LVDS傳輸等并行方式,但是并行方式容易出現時鐘同步困難、串行干擾大等問題,使信號容易受到干擾。同時并行傳輸方式會產生PCB板設計繁瑣、層數增多、花費高等眾多難題。本文在JESD204B的基礎上,對高速串行數據收發接口的設計方法和實現途徑進行了研究,通過在Xilinx公司的Virtex-7 系列FPGA內集成,完成基于JESD204B協議的高速SERDES的AD/DA數據收發傳輸接口設計與集成實現,并完成信息的傳輸驗證及相關試驗。

1 JESD204B協議的優勢

數據轉換器與FPGA與的接口電平標準最常見的有兩種,一種是互補金屬氧化物半導體(簡稱CMOS),另一種是低電壓差分信號(簡稱LVDS)。上述兩種類型的區別主要在于CMOS的瞬態電流隨信息轉換率的升高而逐漸變大,而LVDS的電流則比較穩定,可是因為LVDS對應的最高支持接口速率相對目前的應用需求也是相對較低的,最高只有2 Gb/s左右[3]。……