基于數(shù)據(jù)選擇的引信測試回波信號高精度延時

趙平偉，郭東敏，鄭晨皓

(機(jī)電動態(tài)控制重點實驗室，陜西 西安 710065)

0 引言

隨著無線電引信工作體制及信號處理方法日趨復(fù)雜，對無線電引信測試系統(tǒng)功能及性能的要求也越來越高。實驗室對調(diào)頻多普勒體制無線電引信進(jìn)行性能測試的核心技術(shù)是對引信發(fā)射信號的回波進(jìn)行模擬，在該模擬過程中，回波信號相對于發(fā)射信號的延時精度決定了引信定距性能的測試精度，為了提高在測試過程中對引信定距精度的測量水平，就需要提高引信測試系統(tǒng)回波信號的延時精度。以往的無線電引信測試系統(tǒng)回波信號的延時方法主要包括光纖延時、儀器延時和基于現(xiàn)場可編程門陣列(FPGA)器件的延時。光纖延時的物理體積大[1]，而且延時時間的可變性不夠好[2]，在進(jìn)行高精度延時時，往往不是首選。儀器延時通過將信號輸入儀器，在儀器中進(jìn)行相關(guān)處理后輸出進(jìn)行延時，由于儀器自身本來就存在誤差，加上儀器間的通訊等，導(dǎo)致引信測試系統(tǒng)回波信號的精度較低，一般在10 ns左右。由于FPGA延時是數(shù)字化的處理方式[3]，穩(wěn)定性和可靠性高[4-6]，近年來被更多的人選擇，文獻(xiàn)[2]和文獻(xiàn)[7]提出一種基于FPGA和FIFO的延時系統(tǒng)設(shè)計。FIFO是一種先進(jìn)先出的數(shù)據(jù)存儲器[8]，該方法實現(xiàn)的延時精度只能達(dá)到系統(tǒng)時鐘周期，不能實現(xiàn)小于時鐘周期的更高精度的延時；文獻(xiàn)[9—10]都采用FPGA硬核輸入/輸出延遲單元(IODELAY)的方式實現(xiàn)延時，但它的使用與模數(shù)轉(zhuǎn)換器(ADC)采樣率有關(guān)，當(dāng)ADC采樣率較高時，IODELAY接收高速數(shù)據(jù)流，有可能在下一個邊沿到來時，還沒有完成對上一個邊沿內(nèi)的數(shù)據(jù)處理，致使數(shù)據(jù)出錯，不適用于引信測試系統(tǒng)回波信號的高精度延時。針對實驗室無線電引信測試系統(tǒng)回波信號延時精度低的問題，本文基于FPGA平臺，提出通過數(shù)據(jù)存儲和數(shù)據(jù)選擇方式來實現(xiàn)引信測試系統(tǒng)回波信號高精度延時。

1 基于FPGA的無線電引信測試系統(tǒng)回波模擬原理

1.1 基于FPGA的引信測試回波模擬系統(tǒng)

基于FPGA的引信測試回波模擬系統(tǒng)采用基于數(shù)字射頻存儲(DRFM)的硬件平臺[11]，由上下變頻器、高速模數(shù)轉(zhuǎn)換器(ADC)、高速數(shù)模轉(zhuǎn)換器(DAC)、控制器、存儲器、同步時鐘以及本振信號等單元組成，如圖1所示，文獻(xiàn)[12]論證了將DRFM技術(shù)用于無線電引信信號處理的可行性。在引信測試回波模擬系統(tǒng)中，引信測試系統(tǒng)回波信號的延時處理由控制器中的延時單元進(jìn)行實現(xiàn)。

首先，將接收到的射頻信號下變頻為中頻信號。由于采樣器件的制約，現(xiàn)在的DRFM尚不能對射頻信號進(jìn)行直接處理，而是需要把射頻信號下變頻到中頻頻段。下變頻就是根據(jù)射頻信號頻率去調(diào)諧本振，從而使下變頻器的輸出在中頻頻段內(nèi)。其次進(jìn)行模/數(shù)轉(zhuǎn)換。對射頻下變頻之后的中頻信號進(jìn)行采樣，將模擬信號轉(zhuǎn)換為離散的數(shù)字信號序列，實現(xiàn)中頻信號的數(shù)字化。再次，進(jìn)行信號存儲。采集完成之后的數(shù)字信號，進(jìn)行中頻下變頻成為基帶信號序列，將其存儲在存儲器中，由控制器實現(xiàn)對該信號的延遲、多普勒平移及幅度變化模擬等相關(guān)處理操作。再進(jìn)行數(shù)模變換。對數(shù)字信號序列完成中頻上變頻的信號處理后，通過DAC將數(shù)字信號轉(zhuǎn)變成為模擬信號，從而實現(xiàn)中頻信號的輸出。最后進(jìn)行射頻信號重構(gòu)。上變頻DAC轉(zhuǎn)換得到的模擬信號，使用下變頻共用本振，將中頻信號混頻得到射頻信號，從而實現(xiàn)射頻信號輸出。

1.2 無線電引信測試系統(tǒng)回波信號延時原理

基于FPGA的引信回波模擬系統(tǒng)首先將截獲的引信發(fā)射信號經(jīng)過下變頻和低通濾波得到中頻信號，再經(jīng)過數(shù)字下變頻得到基帶信號后，對其進(jìn)行延時和相關(guān)處理。設(shè)引信發(fā)射信號為St,up(t)，本地振蕩器產(chǎn)生的信號為L(t)，M(t)為下變頻后經(jīng)低通濾波后的中頻信號。

(1)

L(t)=A1cos(2πfLt+φL)

(2)

(3)

M(t)=ALcos(πμt2+ω1t+φM)

(4)

對其進(jìn)行中頻數(shù)字化采樣，采樣間隔為Ts，則時域離散信號表示為：

M(n)=AL(n)cos{[πμ(nTs)2+ω1nTs+φM]}

n=1,2,3,…

(5)

經(jīng)過數(shù)字正交混頻技術(shù)，可得到該中頻信號的同相與正交分量I(n)、Q(n)，其中I(n)、Q(n)分別表示為：

(6)

(7)

該基帶信號經(jīng)數(shù)字存儲延時時間為τ，其中τ=NTs，N為延時周期個數(shù)，每周期為Ts，則經(jīng)存儲延時后表示為：

(8)

(9)

完成延時后，對該信號進(jìn)行數(shù)字同相正交上變頻，得到：

M′(n)=I′(n)cos(ω1(n-N)Ts)+Q′(n)sin(ω1(n-N)Ts)=

(10)

將該信號由數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號為：

(11)

最后通過上變頻器件將頻譜搬移至發(fā)射信號中心頻譜f0處：

(12)

與式(1)對比，即完成了時間τ的延時(幅度變化不影響延時精度，本文只關(guān)注信號的相對延時)。

2 基于數(shù)據(jù)選擇的引信測試系統(tǒng)回波信號高精度延時

為了實現(xiàn)引信測試系統(tǒng)回波信號的高精度延時，將延時單元分為粗延時單元和精延時單元兩部分，原理框圖如下圖2所示。

圖2 延時單元原理框圖Fig.2 Principle block diagram of time delay unit

經(jīng)ADC處理后的引信信號進(jìn)入延時單元后，首先進(jìn)行粗延時，再進(jìn)行精延時。粗延時單元主要是將時鐘周期整數(shù)倍的時間通過存儲進(jìn)行延時，精延時單元主要是將小于時鐘周期的時間通過數(shù)據(jù)選擇進(jìn)行高精度延時。

在實現(xiàn)引信測試系統(tǒng)回波信號高精度延時的過程中，需要通過自行編寫算法來實現(xiàn)粗延時單元中的存儲延時功能和精延時單元中的數(shù)據(jù)選擇功能，具體實現(xiàn)過程將通過“粗延時單元”和“精延時單元”兩部分分別進(jìn)行介紹。

2.1 粗延時單元

粗延時單元通過編寫的算法控制雙口隨機(jī)存取存儲器(RAM)來實現(xiàn)，通過算法中的讀寫控制來實現(xiàn)對信號的存儲延時。流程圖如圖3所示。

圖3 粗延時單元流程圖Fig.3 Coarse delay unit flow chart

粗延時單元工作原理如式(13)所示：

延時時間(T) = 時鐘周期(T0) × 周期個數(shù)(N)

(13)

式(13)中，時鐘周期T0是指粗延時的同步時鐘，從上式可以看出，總的延時時間是時鐘周期的整數(shù)倍，即粗延時的基本延時精度最高能達(dá)到時鐘周期T0。粗延時模塊主要將時鐘周期的整數(shù)倍時間進(jìn)行延時，小于周期數(shù)的時間由精延時模塊實現(xiàn)。本設(shè)計選擇的kcu105平臺時鐘周期為4 ns，即粗延時的延時精度為4 ns。

2.2 精延時單元

精延時單元通過編寫的算法控制數(shù)據(jù)選擇的方式來實現(xiàn)。由于本設(shè)計選擇的kcu105平臺時鐘周期為4 ns，為了實現(xiàn)精度為1 ns的延時單元設(shè)計，故將輸入信號分為四路，根據(jù)小于時鐘周期的精延時時間量，對四路數(shù)據(jù)進(jìn)行選擇輸出，

假設(shè)將輸入信號分為A0、B0、C0、D0四路，用A1、B1、C1分別表示對A0、B0、C0延遲了一個時鐘周期，O1、O2、O3、O4表示輸出，精延時單元流程圖如圖4所示。

圖4 精延時單元流程圖Fig.4 Fine delay unit flow chart

其中數(shù)據(jù)選擇模塊的行為可用下表1描述。

表1 數(shù)據(jù)選擇模塊行為描述Tab.1 Description of data selection behavior

由以上可得，當(dāng)延時為0 ns時，輸出A0、B0、C0、

D0；當(dāng)延時為1 ns時，輸出B0、C0、D0、A1；當(dāng)延時為2 ns時，輸出C0、D0、A1、B1；當(dāng)延時為3 ns時，輸出D0、A1、B1、C1。以此來實現(xiàn)小于時鐘周期的延時。

3 實驗驗證

本實驗驗證選擇的是賽靈思(Xilinx)公司的kcu105平臺，時鐘周期為250 MHz，系統(tǒng)精度為4 ns；AD，DA選擇的是AD-FMCDAQ2-EBZ套件，其中包括AD9680和AD9144。AD9680是一款雙通道、14位、1 GSPS模數(shù)轉(zhuǎn)換器(ADC)。AD9144是一款四通道、16位、最高采樣率達(dá)到2.8 GSPS的數(shù)模轉(zhuǎn)換器(DAC)。

粗延時的延時范圍與存儲器的容量有關(guān)，例如，本設(shè)計的引信測試系統(tǒng)回波信號周期為2 000 ns，延時范圍不會超過兩個周期，即不會超過4 096 ns的最大延遲量，所以需要的存儲器存儲深度為1 024，本設(shè)計輸入1路數(shù)據(jù)，位寬為64 bit，總數(shù)據(jù)量為1 024×1×64=64 KB，該實驗平臺的存儲量為2 GB，完全滿足需求。

實驗采用Vivado 2015.4軟件進(jìn)行原理設(shè)計，設(shè)計結(jié)果如下圖5所示。

圖5 模塊整體設(shè)計Fig.5 The overall module design

其中，VIO_0模塊提供延時控制量；cu_delay_0模塊為讀寫控制模塊；輸入信號在ram模塊中進(jìn)行粗延時，在jing_delay_0模塊中進(jìn)行精延時；width_conv_0模塊為分路器，xlconcat_0模塊為合路器。設(shè)計完成后將該設(shè)計下載到KCU105開發(fā)板進(jìn)行實驗驗證。

3.1 粗延時單元實驗驗證

本實驗的系統(tǒng)時鐘周期為4 ns，所以粗延時可以對4的整數(shù)倍的時間進(jìn)行延時，輸入信號周期為2 000 ns。由于普通的引信測試系統(tǒng)回波模擬器器件固有延時大于引信測試系統(tǒng)回波信號所需要的延時，所以在引信測試系統(tǒng)回波模擬過程中需要跨周期處理，此處對信號分別進(jìn)行2 100 ns和2 600 ns的延時，結(jié)果如圖6和圖7所示(從示波器上可以讀出相對延時的Δ值)。

2 100 ns和2 600 ns都是時鐘周期4 ns的倍數(shù)，對其進(jìn)行存儲延時即可得到圖6和圖7的結(jié)果。由以上實驗結(jié)果可知，該方法能夠滿足引信測試系統(tǒng)回波信號粗延時需求。

圖6 2100 ns粗延時Fig.6 Coarse Delay of 2100ns

圖7 2 600 ns粗延時Fig.7 Coarse Delay of 2 600 ns

3.2 精延時單元實驗驗證

本實驗將精延時精度由4 ns提升到了1 ns，即精延時模塊可以對4以內(nèi)的整數(shù)進(jìn)行延時，達(dá)到1 ns、2 ns和3 ns的物理實現(xiàn)。此處為了讓實驗結(jié)果在示波器上顯示的更加清楚，實驗分別對輸入信號進(jìn)行600 ns、601 ns、602 ns、603 ns的延時，上述數(shù)據(jù)除以4后的商由粗延時模塊實現(xiàn)，余數(shù)分別為0、1、2、3，由精延時模塊實現(xiàn)，延時后的結(jié)果如圖圖8—圖11所示。

圖8 600 ns精延時Fig.8 Fine Delay of 600 ns

圖9 601 ns精延時Fig.9 Fine Delay of 601 ns

圖10 602 ns精延時Fig.10 Fine Delay of 602 ns

圖11 603 ns精延時Fig.11 Fine Delay of 603 ns

從示波器上可以看到，信號的延時是以1 ns為遞進(jìn)的，即延時精度達(dá)到了1 ns。

在此需要特別說明的是，由于精延時精度為1 ns，示波器在捕獲數(shù)據(jù)時需要將示波器的標(biāo)度放大到1 ns甚至更高精度進(jìn)行數(shù)據(jù)的捕獲。本實驗首先將示波器標(biāo)度放大后進(jìn)行數(shù)據(jù)捕獲，由于標(biāo)度放大后波形無法辨別，故在捕獲完數(shù)據(jù)后恢復(fù)標(biāo)度，而捕獲數(shù)據(jù)保持不變。

由以上實驗結(jié)果可知，本文提出的基于FPGA的引信測試系統(tǒng)回波信號高精度延時方法中的粗延時單元設(shè)計方案能夠滿足引信回波模擬過程延時需求；精延時單元設(shè)計方案能夠?qū)⒀訒r精度由時鐘周期的4 ns提升到1 ns。

4 結(jié)論

本文基于FPGA平臺，提出通過數(shù)據(jù)存儲和數(shù)據(jù)選擇方式來實現(xiàn)引信測試系統(tǒng)回波信號高精度延時，該方法利用自行編寫的算法控制粗延時單元中的數(shù)據(jù)存儲和精延時單元中的數(shù)據(jù)選擇方式進(jìn)行實現(xiàn)，使得在滿足延時要求的基礎(chǔ)上，有效提高了引信測試系統(tǒng)回波信號的延時精度。實驗結(jié)果表明本文提出的粗延時單元設(shè)計方案能夠滿足引信測試系統(tǒng)回波信號的延時需求，精延時單元設(shè)計方案能夠?qū)⒀訒r精度從FPGA時鐘周期的4 ns提升到1 ns，意味著無線電引信定距測試精度從0.6 m提升到0.15 m，測試精度提升到了一個更高的水平。