一種應用于全數字鎖相環的時間數字轉換器設計*

蓋林沖，陳 嵐，王海永

（1.中國科學院微電子研究所，北京100029；2.中國科學院物聯網研究發展中心，無錫214135；3.中國科學院大學，北京100049；4.三維及納米集成電路設計自動化技術北京市重點實驗室，北京100029）

1 引言

在過去幾年中，時間數字轉換器在時鐘生成電路中受到了非常廣泛的應用。時間數字轉換(Time to Digital Convert，TDC)的功能是用來在時域中測量參考時鐘信號和反饋時鐘信號的相位差，然后將這個相位差信號轉換輸出為可被片上可編程數字環路濾波器處理的數字信號。由于這個數字濾波器的存在，整個全數字鎖相環的環路動態特性可控，并且可以同時實現低相位噪聲和快速的建立時間。這種結構還可以具有對工藝、電壓和溫度（PVT）敏感度很低的環路特性，并且不易受到各種噪聲影響。與其他的采樣電路相似的是，TDC在量化兩路時間信號的同時會產生量化噪聲，這個量化噪聲直接影響到鎖相環整個環路的帶內噪聲，并且直接受到TDC分辨率的控制。TDC的分辨率越高，整個環路的帶內相位噪聲性能越好。但是由于分辨率、測量動態范圍以及功耗幾方面因素的相互制約，如何在保證高分辨率以及大測量范圍的同時降低TDC功耗成為一個難點，因此本文的研究重點在于設計一款高分辨率且低功耗的TDC。

2 電路結構設計

本設計中的TDC的整體結構采用了一個基于時間放大器的兩步式TDC電路結構。具體結構如圖1所示。其中子電路包括兩級TDC、多路選通單元（Mux）、時間間隔放大器（Time Amplifier）以及一個溫度計碼-二進制碼譯碼單元[1]。

圖1 電路結構框圖

兩級TDC分別為第一級粗量TDC（Coarse TDC，CTDC）和第二級細量 TDC（Fine TDC，FTDC），粗量TDC采用最基本的Flash type TDC來實現，細量TDC采用Vernier type TDC來實現。Start信號和stop信號首先進入CTDC進行第一次量化，量化結果產生的溫度計碼進入溫度計碼-二進制碼譯碼單元中進行轉換，轉換之后生成最終量化結果的5位高位有效位；多路選通器Mux的作用是將CTDC第一次量化之后的時間余量選通出來，之后將此時間余量送入時間間隔放大器，再由此放大器將兩個信號的上升沿時間間隔成等比例的放大；經過時間放大器放大之后的時間余量再由第二級FTDC進行第二次量化，量化結果經過溫度計碼-二進制碼譯碼器之后得到4位最低有效位(Least Significant Bit,LSB)。最終輸出結果為9 bits數字字碼。

如圖2為傳統的基于時間放大器的兩步式TDC電路原理圖。由于時間余量無法像ADC中的電壓余量那樣能夠被儲存起來，因此這種電路結構有一個十分顯著的劣勢在于，它需要使用一列時間放大器(TA)來將每一次經過延時的start信號的時間余量放大[2]。如果最終量化結果為9 bits，那么就需要32個TA。當需要對TDC的動態范圍進行擴大或想要獲得更多位數的量化結果時，所需要的TA數量則會更加龐大，這就會造成芯片面積及功耗的大大增加。除此之外，由于時間放大器在大輸入情況下無法保證輸出線性，因此需要進行校準，每個TA的校準也會增加電路設計的復雜性。在文獻[3]中提出過一種減小TA使用數量的方法，它使用了一種時間寄存器來儲存時間余量信號。然而這種時間寄存器本身也會增加TDC設計的復雜程度，因此這種方法也并不能很好地解決功耗問題。

圖2 傳統的基于TA的兩步式TDC

為了減小TA的使用數量，可采用一種改進型的基于TA的兩步式TDC電路結構，如圖3所示。相比于原有的傳統式結構，這種改進式結構將使用的TA數量減小至只需一個，雖然增加了32個延時器，但是在芯片面積以及功耗方面依然有很大的提升。然而，隨著輸出字碼位數的增加，額外的延時單元的所需數量將以指數形式增加，這對TDC動態范圍將會造成很大的制約。

圖3 改進型基于TA的兩步式TDC

針對此問題，進一步的改進是采用一種新型電路結構，同樣是基于TA的兩步式結構，此TDC可以進一步減少所需的延時單元的數量，如圖4所示。其中i為原有延時器級數，k為新增延時器級數。

與改進型兩步式TDC相比，此新型TDC的不同之處在于，它取消掉了start[i]信號和stop信號進入多路選擇器Mux之前的延時單元，轉而在原有的延時鏈上增加k級延時器，同時在stop信號輸入Mux之前也經過k級延時器。通過這種電路結構即可將使用的延時器數量減少至最低兩個。考慮到增加的延時支路的延時器與延時鏈中的延時器沒有任何不同，所以完全可以省略單獨增加的延時支路，只需將選通信號在延時鏈中多經過一段延時并選通出來即可。例如選通信號為start[i]信號，最終送入多路選通器的即為start[i+k]信號，stop信號同時經過k個延時器與start[i+k]信號一同被送入多路選通器，經時間放大器放大后進入第二級FTDC，對放大的時間余量進一步量化。增加的延時單元的個數k，滿足start[1]信號和start[1+k]信號之間的延時大于判決時間這一條件即可。

圖4 新型基于TA的兩步式TDC

3 時間放大器設計

如圖5所示為一種帶數字校準輸入的基于反相器充放電的時間放大器原理圖。

圖5 帶數字校準輸入的時間放大器

由于時間放大器的放大特性在大輸入情況下無法滿足線性的要求，因此對于時間放大器的校準是一個必要的過程。不同于其他設計中采用的一個額外的校準電路來生成對PMOS管陣列控制的數字碼，本設計結合了兩步式的TDC電路結構，利用FTDC的特性提出一種新的校準方法，可直接對TA進行在線校準，如圖6所示。

圖6 時間放大器校準環路

Coarse TDC輸出時間余量進入TA放大之后，再由Fine TDC第二次量化；Fine TDC量化結果的4位最低有效位反饋至校準模塊Calibration生成4位數字碼，作為控制TA增益的數字控制字碼。由于Fine TDC的功能即為對TA輸出時間的量化結果，因此由Fine TDC得到的4位最低有效位可直接作為TA的控制數字碼。經過數個時鐘周期之后，反饋環路鎖定時，TA輸出增益由反饋數字碼控制可以達到2。CAL[3:0]與Fine TDC輸出4位最低有效位的對應關系如表1所示。

表1 CAL[3:0]與Fine TDC輸出4位LSB對應關系

經過數字校準之后的時間放大器可以在50ps范圍內保持線性，由于時間余量最大為15ps，因此經過時間放大器放大的時間余量可以保證放大增益穩定為2。

4 仿真結果

本設計采用16nm PTM model進行仿真，仿真激勵由設置兩個時鐘周期差為1ps的獨立方波信號來實現。具體仿真激勵為：

圖7為在仿真激勵之下，輸出二進制數字碼接理想DAC之后得到TDC靜態特性的仿真結果。

圖7 TDC輸入輸出靜態特性

如圖8所示(a)、(b)分別為DNL和INL的仿真結果，在不同溫度電壓環境下均滿足小于1 LSB。圖9為時鐘信號為100MHz時的功耗仿真結果，在0.9V電源電壓下功耗仿真結果為0.17mW。

圖8 DNL與INL仿真結果對比

圖9 TDC功耗仿真

考慮到本次設計TDC的分辨率為1ps，其對全數字鎖相環帶內相位噪聲的貢獻為-128dBc/Hz，可以滿足各類通信協議的標準，具體計算公式[8]為：

與其他文獻設計參數的對比情況詳見表2。

表2 本設計與其他文獻設計參數對比

5 結束語

本設計提出了一款基于時間放大器的兩步式TDC，通過對于傳統的兩步式TDC的電路結構進行改進，極大地減小了電路的復雜度并降低功耗。針對時間放大器在大輸入下的非線性問題提出一種無需額外校準電路的校準方法。最終仿真結果顯示分辨率為1ps，參考時鐘100MHz時功耗為0.17mW，FoM值為0.003pJ/conv-step，具有很高的實用推廣價值。