電力電子集成電路的靜電放電保護探討

黎翠鳳

（魯東大學，煙臺 264001）

伴隨當今半導體集成電路技術的持續更新與完善，電力集成電路在此背景下，呈現出迅猛的發展勢頭。既往的電力電子電路，通常將功率晶體管當作主體，所形成的集成電路功能單一，工藝多為雙極集成電路，工藝線條寬，器件尺寸大，有一定抗靜電能力，一般情況下，不需要另外添加用于實施靜電放電保護的相關電路。但需要指出的是，伴隨其功能的越發豐富，以及設備類型的日漸多種多樣。做好靜電放電保護顯得越來越重要。本文圍繞電力電子集成電路，就其靜電放電保護方法作一探討。

1 靜電放電的概念分析

（1）器件抗靜電放電能力。所謂器件抗靜電放電能力，從根本上來講，就是在選定模型后，器件任一端口間的組合，經受3次正極性、反極性規定電壓沖擊下，所形成抗靜電能力所對應的最低值。（2）抗靜電放測試模型。當前，主要有人體模型、機器模型、插座放電模型、帶電器件模型等。（3）器件耐靜電等級。以電路為對象，對其開展有針對性的靜電試驗后，對于此時的HBM 模型來講，依據其所具有的抗靜電能力，可將其劃分成四等級，分別為0～1999V、2000～3999V、4000～8000V 與＞8000V，針對0～1999而言，其實為靜電敏感型器件，而對于＞8000V 的器件，多為靜電不敏感器件。

2 靜電放電保護方法

2.1 選擇保護方案的基本原則

靜電保護器件連接于電路端口上，會使輸入端漏電增大，而且還會使負載電容增大。若增加保護電阻，那么會帶來其它方面的影響。因此，在對保護電路進行設計時，需秉持如下原則：其一，設定合理且實用的靜電保護方案，可呈現出比較好的保護效果，而且在整個芯片中所占面積要小。其二，不能將原先設計架構當中電路的整體性能降低；其三，將原先的工藝流程及相關步驟予以保留。

對于電力電子集成電路來考量，其在具體的工藝上，較為負載，且電路類型也比較多樣；另外，各種差異性的電路間，無論在信號類別上，還是在工作電壓上，再或者是端口性質上，均會有比較大的差別。所以，采用的保護方法也不同，需要進行詳細區分，酌情對待。

2.2 常用保護方法

2.2.1 Zener 二級管保護

設計要點為：（1）采用發射機-基極二極管；（2）需要把擴區設計成圓角，另外，其半徑需大于結深；（3）將接觸孔與擴區間的套刻增大；（4）擴區面積需≥800μm2。因EB 結的擊穿電壓僅為6伏，當處于放電狀態時，此時所配套的保護器件，可以承受比較小的功耗。究其原因，主要在于其在一種低電壓下，便能夠實施相應保護，而且對內部電路同樣有著比較突出的保護效能；但需強調的是，針對此種保護法，其不適用于那些信號輸入電路，另外，一些輸出電路同樣不適用。還需要指出的是，如果有較大的結電容，可能會使電路的頻率特性降低。但對于多數模擬電路的輸入端而言，乃是首選。

2.2.2 NPN 晶體管保護

需要指出的是，在NPN 晶體管保護方面，所采用的是當前比較先進且實用的基極接地的NPN 三極管；此外，還采用的比較高效的ESD 保護方法；需要說明的是，針對輸入電壓來講，如果其達到Vces（NPN 晶體管），針對此時的晶體管而言，便能保持通導狀態，如果通導處于一種始發狀態，并且跨于晶體管上的電壓小于Veco，那么通導會自動停止。而對于45V 工藝來分析，Vces 通常維持在60V，而Veco 通常為40V。此種snapback而言，其在ESD 保護架構當中，對晶體管當中的放電功耗，有不錯的降低效果。所以，從總體上來講，其相比單個反向BC 結的保護，效果更為突出，可將其用作電壓比較高的輸入或輸入端。另外，還需要指出的是，NPN 三極管除了能夠保護正電壓（PAD-地）之外，還能還能對負電壓也能提供保護，因為VB 結的存在，同樣提供正向二極管保護通路。所以，PAD-電源的保護，同樣可用此來達成；針對正電壓而言，放電通路通過PAD，再保護晶體管到地，最后，通過通過與之相配套的正向二極管，直入電源。而針對各PAD 之間所存在的放電來講，都可以利用地線來完成。因此，借助單個晶體管，便能得到比較理想的保護作用。

具體的設計要點：（1）針對晶體管所對應的發射區來講，其面積大于或等于500μm2；（2）對于晶體管所對應的發射極而言，其與基極設計之間呈圓角；（3）套刻尺寸稍大；（4）需有深磷擴散，用于降電串聯電阻。

3 結束語

綜上，為了能夠最大程度提升電力電子電路的實用性與可靠性，選用抗靜電放電保護設計尤為關鍵與必要。需要指出的是，由于電路類型比較復雜多樣，且在具體的工藝技術上，也有比較明顯的不同，因此，采取的保護方法也不同。但無論有多達的差異，其設計原則始終不變，因此，采用一些共同設計技術，仍然有效果。