基于TSV技術(shù)的3D電感的設(shè)計(jì)與實(shí)現(xiàn)

薛 宇,張洪澤,劉鵬飛,朱 健

(南京電子器件研究所,江蘇 南京 210016)

摩爾定律發(fā)展到現(xiàn)階段,行業(yè)內(nèi)有兩條路徑:一是繼續(xù)按照摩爾定律往下發(fā)展,走這條路徑的產(chǎn)品有CPU、內(nèi)存、邏輯器件等,這些產(chǎn)品占整個(gè)市場(chǎng)的50%;另外就是所謂超越摩爾定律的 “More than Moore”路線,芯片發(fā)展從一味追求功耗下降及性能提升方面,轉(zhuǎn)向更加務(wù)實(shí)的滿足市場(chǎng)的需求。這方面的發(fā)展包括了模擬/RF器件、無源器件、電源管理器件等,大約占到了剩下的50%市場(chǎng)[1]。

三維集成電路(3D IC)被認(rèn)為是超越摩爾定律最有前途的選擇。三維集成并不是一味地進(jìn)行小型化,而是利用垂直維度實(shí)現(xiàn)更高的集成密度,具有更短的導(dǎo)線長(zhǎng)度、更小的占地面積、更高的速度和更低的功耗,并且與當(dāng)前的技術(shù)完全兼容。

硅通孔(Though Silicon Via,TSV)技術(shù)的出現(xiàn)將集成電路的發(fā)展帶入了三維時(shí)代,是實(shí)現(xiàn)三維集成電路的關(guān)鍵技術(shù)。TSV技術(shù)通過在硅襯底上打孔,填充金屬,實(shí)現(xiàn)芯片之間高縱橫比的垂直互連,形成垂直信號(hào)、電源和散熱路徑。為實(shí)現(xiàn)多功能、高速度、高集成度的集成電路提供了良好的解決方案。同時(shí),硅通孔也被用于制作集成無源器件,其中之一便是3D電感。與傳統(tǒng)結(jié)構(gòu)的片上電感相比,基于TSV的電感可以實(shí)現(xiàn)更小的占位面積和更高的電感密度。

硅基集成電感是射頻集成電路的重要元件之一,在放大器、混頻器、壓控振蕩器等電路中發(fā)揮著重要的作用。然而常用的硅基集成電感采用的是平面螺旋結(jié)構(gòu),在CMOS工藝中,組成螺旋電感的繞線金屬電阻較大,硅基襯底損耗較高,使得螺旋電感品質(zhì)因數(shù)(Q值)很難提高,同時(shí)平面繞線結(jié)構(gòu)所占面積較大,這些都影響集成電感在實(shí)際電路中的應(yīng)用[2-6]。

為了在減小占用空間的同時(shí)達(dá)到更高Q值與電感密度,本文提出了基于TSV技術(shù)的全新3D螺旋電感模型,分析該電感模型的損耗原理,通過軟件HFSS對(duì)電感性能參數(shù)進(jìn)行仿真研究并做出實(shí)物。對(duì)3D螺旋電感進(jìn)行性能測(cè)試,研究其可行性,使其能夠滿足高性能無源集成器件的要求。

1 3D電感的結(jié)構(gòu)模型與損耗原理

1.1 3D電感的結(jié)構(gòu)模型

圖1是基于TSV技術(shù)的4匝3D螺旋電感模型。它利用TSV和厚導(dǎo)電金屬(在頂層金屬層或RDL層上)來形成電感回路。該結(jié)構(gòu)的電感具有布線層上的占位面積最小、高電感密度的優(yōu)點(diǎn)。

圖1 3D電感的結(jié)構(gòu)示意圖Fig.1 Perspective view of 3D inductor

1.2 金屬損耗

3D電感中的損耗主要分為金屬損耗和介質(zhì)損耗。

當(dāng)3D電感的金屬導(dǎo)體中流過信號(hào)電流時(shí),導(dǎo)體電阻會(huì)引起歐姆損耗。導(dǎo)體電阻分為直流電阻Rdc和交流電阻Rac。其中,直流電阻與導(dǎo)體的長(zhǎng)度成正比,與橫截面積成反比。

3D電感體內(nèi)的電流分布會(huì)隨著信號(hào)頻率的上升產(chǎn)生趨膚效應(yīng)和臨近效應(yīng)。趨膚效應(yīng)和臨近效應(yīng)都會(huì)使金屬的有效導(dǎo)電截面積減小,從而增大電阻,進(jìn)而加大損耗,使得電感的Q值降低。

相比于平面片上螺旋電感,3D電感在水平方向上也受到工藝對(duì)金屬層的線寬和厚度限制,而在垂直方向,TSV的橫截面積比水平金屬線的橫截面積大,因此電阻值相對(duì)較小。

1.3 介質(zhì)損耗

在3D電感中,襯底損耗分為電場(chǎng)引起的損耗和磁場(chǎng)引起的損耗。電場(chǎng)引起的損耗是電感中的部分電流以位移電流的形式,金屬和襯底之間產(chǎn)生耦合電容流入襯底,從而損耗部分能量。磁場(chǎng)引起的損耗是由電感的交變磁場(chǎng)在襯底中感生出渦流產(chǎn)生,渦流可以在襯底中產(chǎn)生熱損耗,并且由于其具有時(shí)變性,這就會(huì)使渦流的磁場(chǎng)阻礙電感的磁場(chǎng)變化,從而影響電感值。

與平面電感相比,3D電感因TSV直接穿過Si襯底,因此與襯底的耦合更加緊密。同時(shí),螺旋管軸線方向上磁場(chǎng)完全穿過Si襯底,因此引起的渦流損耗更大[7-8]。

2 仿真與分析

本文3D電感尺寸參數(shù)設(shè)計(jì)如表1所示。其中,硅通孔半徑為10 μm,相鄰TSV之間的間距為150 μm,相對(duì)TSV之間的間距為450 μm,水平金屬線的寬度與硅通孔直徑保持一致為20 μm,電感匝數(shù)N取4。硅襯底的厚度為200 μm,且具有高電阻率。整個(gè)4匝3D電感的占位面積保持在500 μm×500 μm以內(nèi)。

表1 3D電感的尺寸參數(shù)Tab.1 3D inductor size parameters

3D電感的S參數(shù)由全波高頻三維電磁仿真軟件HFSS仿真,結(jié)果如圖2所示。

圖2 3D電感的S參數(shù)仿真結(jié)果Fig.2 S-parameter simulation for 3D inductors

利用公式(1)、(2)得到3D電感的Q值與電感值的仿真數(shù)據(jù)如圖3所示。

式中:Y11為二端口網(wǎng)絡(luò)中2端口短路時(shí)1端口的輸入導(dǎo)納;Im為虛部;Re為實(shí)部;f為頻率。

圖3 3D電感Q值與電感值仿真結(jié)果Fig.3 Quality factor and inductance simulation for 3D inductor

3 工藝實(shí)現(xiàn)

基于TSV技術(shù)的3D電感首先采用具有高電阻率的硅作為襯底材料,由處于硅襯底頂部和底部金屬層中的水平金屬線和垂直穿透硅襯底的硅通孔共同構(gòu)成。

制造3D電感的工藝流程圖如圖4所示。首先制作TSV:第一步光刻出TSV圖形,經(jīng)打底膜去膠后,通過ICP刻蝕出TSV通孔,采用PECVD工藝沉積絕緣層SiO2和SiN、PVD工藝沉積阻擋層Ta和種子層Cu,阻擋層跟種子層制備完成后采用電鍍填充金屬Cu、CMP正面拋光,至此,TSV基本制作完成;然后制作金屬連接線:經(jīng)第二步光刻出正面金屬層連接線圖形,電鍍6 μm金屬層Au后采用臨時(shí)鍵合工藝將硅片背面減薄至200 μm,后經(jīng)第三步光刻出背面金屬層連接線圖形,同樣電鍍6 μm的金屬層Au,至此,金屬連接線全部制作完成;最后劃片得到待測(cè)試的3D電感。

圖4 工藝流程圖Fig.4 Process flow

圖5為高倍顯微鏡下的3D電感實(shí)物圖。

圖5 4匝3D電感正面圖Fig.5 Top view of 4 loop 3D inductor

4 測(cè)試結(jié)果與分析

采用Cascade Summit 9000探針臺(tái)和Agilent 5234A矢量網(wǎng)絡(luò)分析儀對(duì)3D電感進(jìn)行測(cè)試,S參數(shù)測(cè)試結(jié)果如圖6所示。

圖6 4匝3D電感的S參數(shù)Fig.6 S-parameters for 3D inductors with number of turnsN=4

利用公式(1)、(2)計(jì)算得到3D電感的Q值與電感值的實(shí)測(cè)數(shù)據(jù)如圖7所示。

圖7 4匝3D電感的Q值與電感值Fig.7 Quality factor and inductance for 3D inductors with number of turnsN=4

由圖可見,4匝3D電感在占位面積僅為500 μm×500 μm的情況下,其Q值在2.55 GHz可以達(dá)到峰值25左右,電感值在3 GHz內(nèi)可以穩(wěn)定在4 nH左右,在5.7 GHz可以達(dá)到50 nH左右,自諧振頻率為6 GHz左右,與仿真結(jié)果基本保持一致,其間誤差由工藝誤差比如電鍍金屬層的厚度誤差等以及測(cè)試誤差所致。

5 結(jié)論

本文首先提出了基于TSV技術(shù)的3D電感的概念,然后構(gòu)建了3D電感的模型,討論了其損耗機(jī)理,最后展示了軟件仿真結(jié)果與實(shí)物測(cè)試結(jié)果,并進(jìn)行了比較與分析,結(jié)果證明基于TSV技術(shù)的3D電感的可行性,實(shí)現(xiàn)了更高的Q值、更小的占地面積,并為TSV技術(shù)在諸如濾波器等無源器件中的應(yīng)用奠定了基礎(chǔ)。