磁控濺射法制備納米銅膜及其電學性能研究

劉 飛,朱 昊,張勛澤,樸祥秀

(合肥京東方光電科技有限公司,安徽 合肥 230012)

關鍵字:薄膜晶體管;磁控濺射;銅膜;電阻率;擇優(yōu)取向;工藝條件

薄膜晶體管(TFT)元器件作為平板顯示器驅動電路的核心,控制著每個發(fā)光像素的閉合。目前TFT元器件連通導線材料主要使用價格相對低廉的鋁(Al),但是隨著顯示器件的超清和超薄等高性能需求的發(fā)展,TFT元器件的微型化和集成化的要求越來越高。TFT元器件采用更高頻率的驅動電路,有利于圖像信號的傳輸,提升顯示質量。因此,集成電路中的導線材料成為顯示行業(yè)關注的焦點[1-2]。銅(Cu)因具有低電阻率、高遷移率等優(yōu)良特性被應用于集成電路和微電子儀器的互連部分,已成為在超大規(guī)模集成電路(ULSI)金屬化系統(tǒng)中取代鋁(Al)的首選之一[3-5]。Cu還可以同其他金屬、半導體、絕緣體復合制備出具有特殊性能的光電功能材料[6-8]。

制備Cu膜的方法有很多,例如磁控濺射、電子束蒸發(fā)、化學氣相沉積、離子束電子沉積、電鍍等,但磁控濺射鍍膜因具有操作簡單、對環(huán)境無污染、低溫濺射等特點,是目前工業(yè)上應用較廣的一種物理氣相沉積方法[9-10]。本文采用磁控濺射沉積法在玻璃基板表面沉積Cu膜,通過XRD和SEM分別測試研究其晶體結構、表面及截面形貌,并通過測試方塊電阻(Rs)分析其電學性能,初步探討Cu膜的生長機理,并進一步探究了Cu膜在TFT元器件工業(yè)化生產(chǎn)方面的應用。

1 實驗

本文采用ULVAC的SMD-1800V型立式磁控濺射鍍膜機在玻璃基板表面沉積Cu膜,Cu靶材購買自ULVAC。本底真空度小于5.0×10-4Pa,氬氣純度為6N,購買自Air Liquid。玻璃基板購買自彩虹光電科技股份有限公司,其尺寸為1850 mm×1500 mm,厚度為0.5 mm。采用不同工藝參數(shù)所制備的樣品S1～S9詳見表1。

采用Hitachi的S-4800型場發(fā)射掃描電鏡(FE-SEM)觀察Cu膜形貌和膜厚;使用NAPSON的Rs-1300型四探針測試儀(4P)測定其方塊電阻。采用X射線衍射儀(XRD,D/MAX-2500V型,CuKα射線,λ=0.15406 nm)進行晶體結構表征,2θ掃描范圍 20°～80°。

表1 不同工藝參數(shù)所制備的樣品Tab.1 Samples prepared by different process parameters

2 實驗結果與討論

2.1 SEM表面形貌和XRD譜分析

在不同工藝參數(shù)條件下濺射沉積Cu膜,所制樣品采用SEM進行表面形貌表征,結果如圖1所示。從圖中可以看出,樣品S1～S9表面晶粒均清晰可見。

對比樣品S1/S2/S3,隨著鍍膜溫度的升高,薄膜內(nèi)部晶界增多,可能源于溫度升高增加了應力釋放,從而導致銅原子晶界的遷移。Cu的高溫成膜會導致Cu表面微氧化。Cu膜表面的氧化雜質降低了Cu膜和PR膠界面的結合能力,導致下一步刻蝕工藝中刻蝕液容易產(chǎn)生異常滲透,影響TFT器件導線的有效制作,Cu膜在不同狀態(tài)下的刻蝕效果示意圖如圖2所示。為了避免Cu膜高溫濺射被氧化[11],本實驗后續(xù)鍍膜溫度選擇50℃。

從樣品S1/S4/S5中可以看出,隨著鍍膜功率的降低,晶粒尺寸有輕微減小趨勢。文獻[12]提出,薄膜形貌與鍍膜功率變化帶來的沉積速率正相關性變化相關。鍍膜功率增大時,沉積速率增加,使得晶粒尺寸有輕微增大趨勢。

樣品S1/S6/S7為不同鍍膜壓力條件下沉積的Cu膜。從圖中可以看出,隨著鍍膜壓力的增大,晶粒尺寸有減小趨勢,但趨勢不明顯。當鍍膜壓力為0.6 Pa和0.9 Pa時,薄膜晶粒形態(tài)發(fā)生改變,表面變得光滑。

樣品S1/S8/S9為不同鍍膜時間條件下沉積的Cu膜。從圖中可以看出,隨著鍍膜時間的增加,晶粒尺寸未見顯著增加,Cu膜表面小丘尺寸增加顯著。楊吉軍等研究中報道多晶薄膜表面演化存在多尺度的行為[13],該現(xiàn)象可能與表面生長呈現(xiàn)動態(tài)粗化行為有關。

圖3為不同工藝參數(shù)制備所得Cu膜的XRD譜。匹配PDF卡片(04-0836),所有樣品均存在43°和50°這兩個明顯的衍射峰,這兩個峰分別對應于金屬銅的(111)和(200)特征衍射峰。所有樣品晶體結構為面心立方結構,且結晶現(xiàn)象明顯,擇優(yōu)取向顯著,均沿(111)方向擇優(yōu)生長。不同鍍膜條件下的樣品之間擇優(yōu)生長方向一致,表明本實驗溫度、功率、壓力和時間對成膜擇優(yōu)取向無顯著影響。根據(jù)Scherrer公式(K=0.9,B為半峰高寬)可以計算出平均晶粒尺寸D的大小,晶面常數(shù)(h,l,k均代表米勒指數(shù)),面間距,見表2所列。從表2可看出不同鍍膜條件下所制Cu膜晶粒尺寸差異不大,平均晶粒尺寸分布在30～50 nm。所制樣品晶格常數(shù)與標準PDF晶格常數(shù)(0.36165 nm)相比大多稍小。

圖1 不同工藝參數(shù)制備所得Cu膜的表面SEM照片F(xiàn)ig.1 Surface SEM images of Cu films sputtered at different process parameters

圖2 不同狀態(tài)下Cu膜的刻蝕效果示意圖Fig.2 Schematic diagram of the etching effect of Cu films at different states

圖3 不同工藝參數(shù)制備所得Cu膜的XRD譜Fig.3 XRD pattems of Cu films sputtered at different process parameters

2.2 SEM截面形貌和電學性能分析

圖4為不同工藝參數(shù)制備所得Cu膜的截面SEM。從Cu膜與玻璃基板表面的結合處可以看出,二者結合能力較差。這可能與Cu膜的自身特性有關。因為Cu的楊氏模量較高,濺射沉積制得的Cu膜存在較大應力,容易產(chǎn)生空洞,宏觀現(xiàn)象則表現(xiàn)為膜層易脫落[14-15]。為了避免元器件因Cu膜脫落而失效,實際應用中可以添加合金成分,增加膜基結合力。從圖中膜厚數(shù)據(jù)可以看出Cu膜厚度(h)與鍍膜時間(t)存在簡單的線性關系,滿足線性關系式:h=0.0895t+1.178, 即沉積速率為 0.0895 nm/s。

表2 不同工藝參數(shù)制備所得Cu膜的結構參數(shù)Tab.2 Microstructures for Cu films sputtered at different process parameters

圖4 不同工藝參數(shù)制備所得Cu膜的截面SEM照片F(xiàn)ig.4 Cross SEM images of Cu films sputtered at different process parameters

表3為不同工藝參數(shù)制備所得Cu膜的方塊電阻。根據(jù)公式電阻率ρ=Rs×h算得出電阻率,其中h為膜層厚度。從表中可以看出,隨著鍍膜溫度的升高,Cu的方塊電阻基本不變,表明導電性能基本無差異,但變異系數(shù)有減小趨勢,表明膜層均勻性存在變好趨勢。在實際工業(yè)生產(chǎn)中,高世代線TFT成膜工藝設備基本為Inline設備,目前基板冷卻裝置設備端仍處于技術開發(fā)階段,基板冷卻現(xiàn)階段主要依靠真空和大氣轉換腔室的CDA帶走一部分熱量,以及機械手取片過程的室溫大氣環(huán)境自然冷卻。Cu導熱性能比Al好,Cu膜與基板接觸位置易散熱不均出現(xiàn)Mura不良現(xiàn)象。為了避免產(chǎn)生Mura不良,Cu膜在TFT成膜工藝中采用低溫成膜方式。

表3 不同工藝參數(shù)制備所得Cu膜的電學性能Tab.3 Rs of Cu films sputtered at different process parameters

在不同的鍍膜功率條件下,通過管控相應的鍍膜時間,所制樣品的方塊電阻基本相同,為 0.074 Ω·-1左右,表明樣品膜厚基本可控。從變異系數(shù)數(shù)據(jù)來看,鍍膜功率為65 kW時,變異系數(shù)最大,為8.07%,表明薄膜厚度均勻性最差。繼續(xù)增加功率到70 kW時,變異系數(shù)有降低趨勢,數(shù)值為7.95%。據(jù)文獻報道,鍍膜功率增加,靶材表面起輝面積增大,濺射均勻性增加,從而沉積薄膜厚度的均勻性有所改善[16]。本實驗結果與文獻報道基本一致。

隨著鍍膜壓力的增加,Cu膜的方塊電阻下降趨勢不明顯。當鍍膜壓力由0.6Pa增加到0.7Pa時,膜層均勻性有變好趨勢,變異系數(shù)數(shù)值由8.07%降為7.24%。當鍍膜壓力增至0.9Pa時,膜層均勻性反而變差,變異系數(shù)為7.91%。文獻[17]報道,這可能是因為當工作氣壓小于一定數(shù)值時,氬氣量對濺射過程起主要的影響作用。當鍍膜壓力為0.6Pa時,氬氣量不足,導致腔內(nèi)電離的高能Ar+粒子較少,從而影響靶材所濺射出Cu原子的數(shù)量減少,進而導致所形成的Cu膜厚度較薄。隨著鍍膜壓力的增大,氬氣量的增加,轟擊靶材的Ar+粒子也隨之增加,導致所形成的Cu膜厚度增加,因此導電性能變好。當鍍膜壓力繼續(xù)增加,電離的Ar+粒子過多時,Ar+粒子相互之間以及Ar+粒子與Cu原子之間的碰撞次數(shù)也隨之增加,反而不利于膜層的結晶生長,導致Cu膜均勻性較差[18]。

隨著鍍膜時間的增加,膜厚與之成線性關系增加,Cu膜的方塊電阻顯著下降,膜層均勻性有變好趨勢。根據(jù)電阻率公式計算可得,在本實驗選定的膜厚范圍內(nèi),隨著膜厚的增加,電阻率有減小趨勢,趨于穩(wěn)定在2.20×10-6Ω·cm-1左右,該數(shù)值與塊體Cu(1.67×10-6Ω·cm-1) 相當。在濺射鍍膜初期,沉積到基材上的納米Cu粒子首先形成不連續(xù)的島狀結構,顆粒大小分布不均勻,導致薄膜表面結晶狀態(tài)較差,電子遷移率較低,膜層導電性能較差;延長沉積時間,后續(xù)靶材原子填充空隙,形成連續(xù)的薄膜,使鍍層變得致密起來,從而薄膜結晶度有所提高,減弱了晶粒散射效應,使得電子遷移率增加,導電性增強;另外,隨著沉積時間的延長,薄膜厚度增加,均勻性變好[19-21]。

2.3 所制Cu膜在TFT元器件中的潛在應用

在本實驗工藝條件下(鍍膜溫度50℃,功率70 kW,壓力0.7 Pa,時間29 s)所制的Cu膜依次經(jīng)過掩膜和刻蝕工序后再進行SEM表征,結果如圖5所示。從圖5(a)可以看出,Cu膜經(jīng)過適當?shù)奶幚砗罂梢员恢瞥纱旨毦鶆颉⑿蚊部煽氐腃u線。從圖5(b)可以看出,該Cu線兩側坡度角相當,避免了后續(xù)制作的TFT開關導線出現(xiàn)斷裂等不良現(xiàn)象,可被用作TFT元器件驅動電路的連通導線。

圖5 經(jīng)掩膜和刻蝕工序處理后Cu線的SEM照片:(a)表面;(b)截面Fig.5 Surface and cross SEM images of Cu wires after the successive treatment by the process of mask and etch

3 結論

本實驗通過調(diào)節(jié)工藝參數(shù)(溫度、功率、壓力和時間等)制備了晶粒尺寸大小在30～50 nm的Cu膜,電阻率穩(wěn)定在2.20×10-6Ω·cm-1左右,該數(shù)值與塊體Cu(1.67×10-6Ω·cm-1) 相當。

本實驗中Cu膜厚可控,膜厚(h)與鍍膜時間(t)滿足線性關系式:h=0.0895t+1.178,即沉積速率為 0.0895 nm/s。

采用本實驗工藝條件濺射制備膜厚為30 nm的Cu膜,該Cu膜依次經(jīng)過掩膜和刻蝕工序等處理后,可以被制成粗細均勻、形貌可控的Cu線,可進一步用作TFT元器件驅動電路的連通導線。該實驗為Cu在TFT元器件的應用奠定了基礎,但其力學和TFT特性等性能以及在超高清顯示屏的應用方面有待進一步研究。