《數字電子技術與邏輯設計》教學及考試方法改革的探索

王睿庭

【摘 要】針對目前《數字電子技術與邏輯設計》課程中存在的問題，進行了教學與考試方法改革，發揮學生的主體作用和教師的引導作用，注重過程性考核。實踐表明，學生學習的興趣得到激發，主動性和動手實踐能力大大提高。

【關鍵詞】數字電子技術與邏輯設計；教學改革；考試方法改革；智力競賽搶答器

中圖分類號： TN79-4 文獻標識碼： A 文章編號： 2095-2457（2018）03-0083-003

Exploration on the reform of teaching and method of

examination of digital electronic technology and logic design

WANG Rui-ting

（ College of Electronic Information and Electrical Engineering，

Tianshui Normal University， Tianshui，741001，China）

【Abstract】In view of the existing problems of the digital electronic technology and logic design course， we carried out the reform of teaching and method of examination. This exert the principal role of students and teachers' guide， pay more attention to the process of examination. Practice shows that students' interest in learning is stimulated. Initiative and hands-on practice ability is greatly increased.

【Key words】digital electronic technology and logic design； Teaching reform； Reform of method of examination； Responder of intelligence and competition

0 引言

《數字電子技術與邏輯設計》是高等院校電子信息類特別是電子信息工程專業學科中一門重要的基礎必修課，而目前大部分學校的教學內容仍停留在講解以74系列器件為核心的手工分析和設計技術，而考試方法也只是傳統的試卷答題，殊不知這樣其實脫離了科技進步和時代要求，忽略了對于學生實踐能力的培養，學生只擅長紙面答題而動手能力很差，從而偏離了最初的教學目標和教學要求，是有悖于我們培養應用型創新人才的。就此，筆者結合本校本專業的教學實際，對電子信息工程專業《數字電子技術與邏輯設計》這門課做了教學及考試方法改革方面的探索。

1 教學改革

從14級電子信息工程專業開始，《數字電子技術與邏輯設計》這門課設置在大二第3學期，理論授課64學時，實驗16學時。筆者對教學內容作了改進，將理論授課的64學時分成兩大部分，48學時用于講解傳統數字電子技術的基礎知識，重點在邏輯門、邏輯代數、組合邏輯電路的手工分析和設計及典型電路、觸發器以及時序邏輯電路的手工分析和設計及典型電路；16學時用于講解現代自動化設計方法，采用原理圖設計和Verilog HDL相結合的設計方法實現組合電路和時序電路的自動化設計。重點使學生掌握原理圖輸入的設計方法。

2 考試方法改革

擯棄傳統試卷答題的考試方法，減少對于傳統數字電子技術相關理論的考核，適應時代要求，側重于考核學生對于現代數字電路自動化設計與分析的能力，旨在培養學生的實踐能力，激發創新意識，增強自主創新能力。從14級電子信息工程專業開始，考試擬采用學生分組完成設計并答辯的方式。考試在12周給學生公布設計題目，2人一組，根據題目要求用FPGA開發板完成設計，考試時學生先進行講解并在開發板上演示，由監考教師提問、學生答辯，最終根據每組設計完成情況及有無創新，組內成員分工及答辯情況評定成績。

3 設計實例

下面筆者通過一個智力競賽搶答器的設計實例來說明改革的實施及效果。給學生公布的設計內容和要求如下：

設計一個4人智力競賽搶答器。設置一個主持人“復位”按鈕，主持人復位后，開始搶答，當某一選手首先按下搶答開關時，相應指示燈亮，數碼管顯示搶答得勝的選手號，此時搶答器不再接受其他輸入信號，使除第一搶答者外的按鈕不起作用，主持人復位后，重新開始搶答。

擴展功能：

（1）搶答時間有限制，如10S，搶答成功時伴有聲音鳴叫指示；

（2）增加答題環節，具有倒計時及計分功能。

（3）進一步增加至6人或8人搶答。

設計題目分為基本要求和擴展功能兩部分。只完成基本要求的按及格評分，完成擴展功能越多及自己有創新的得分越高。未實現基本要求的不允許參加考核答辯。

學生接到題目之后便開始查找資料，參閱文獻，提出設計方案。要求用到74系列芯片的設計必須用Multisim軟件仿真完成。圖1所示是用Multisim軟件對于4人智力競賽搶答器的仿真結果。

S5為主持人“復位”鍵，低電平有效，S1至S4對應1～4號選手按鍵，高電平有效，采用的是74LS175四位寄存器方案。當然，從圖中可見，只完成了設計題目的基本要求。

與《數字電子技術與邏輯設計》配套的有《數字電路綜合設計》課程設計，為期兩周，共計24學時，這是學生能完成相應設計題目的保障。在《數字電路綜合設計》開始會給學生講解用FPGA開發板實現8位數碼管的動態掃描顯示、分頻的實現及蜂鳴器的用法等知識，后面留給學生時間完成自己的設計題目。

考核的要求之一是必須用Quartus Ⅱ軟件完成設計，并最終下載到開發板上測試驗證。學生對于如何將自己的Multisim仿真轉到Quartus Ⅱ軟件完成存在或多或少的疑問，這時候，筆者會給學生強調，只需將Multisim下面的按鍵或單刀雙擲開關去掉，輸出的LED燈及數碼管也去掉，Quartus Ⅱ下取而代之的是輸入輸出管腳，因為開發板上面FPGA和開關、LED燈及數碼管等等的線已經連好了，我們只需要做的就是分配引腳，就是把你的設計端口對應到某個輸入或者輸出上。圖2所示是Quartus Ⅱ軟件下實現的對應圖1 4人智力競賽搶答器的Multisim仿真的邏輯電路部分，電路得到了大大簡化。74系列芯片取而代之的是Quartus Ⅱ軟件下的74系列宏模塊。

74LS48顯示譯碼器的邏輯功能可以用Verilog HDL很方便地實現，如圖3所示。當然，對于Verilog HDL的基礎語法知識不必過多去強調，只需要讓學生能按照格式去套用，明白case語句的使用方法就可以了。

最終完成的頂層設計如圖4所示。

可見，本例采用了原理圖設計和Verilog HDL相結合的設計方法，這也是推薦給學生最有效、直觀便捷的方法。

4 結語

經過三年多教學改革及考試方法改革的探索和實施，目前已初見成效，學生學習的興趣得到激發，主動性和動手實踐能力大大提高，然而，能完成擴展功能設計或自己有創新的學生比較少，還需加強培養學生的創新能力，進一步改進教學。

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