數(shù)字控制PFC中3路8bits時(shí)分復(fù)用SARADC的設(shè)計(jì)

王青　汪榮昌

摘要：本文設(shè)計(jì)了3通道8bits時(shí)分復(fù)用SAR ADC，采用電荷再分配方法實(shí)現(xiàn)8位DAC，自校準(zhǔn)比較器降低比較器的偏移誤差。所設(shè)計(jì)的模數(shù)轉(zhuǎn)換器采樣頻率1.6MHz，輸入電壓范圍為0-3.3V。該設(shè)計(jì)在Chartered 0.18μm工藝中實(shí)現(xiàn)，后仿真表明，當(dāng)以1.6MHz采樣頻率采樣30kHz正弦輸入信號(hào)時(shí)，INL和DNL分別在-1.00LSB/+1.11LSB和-0.72LSB/+0.95LSB內(nèi)。

關(guān)鍵詞：數(shù)字PFC控制器；逐次逼近型模數(shù)轉(zhuǎn)換器；時(shí)分復(fù)用

中圖分類號(hào)：TP303+.3 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2018）01-0003-02

數(shù)字控制的功率因數(shù)校正（PFC，Power Factor Correction）器以其可編程性、對(duì)噪聲的魯棒性、對(duì)參數(shù)變化的低敏感性等優(yōu)點(diǎn)被越來越廣泛的選擇[1]。模數(shù)轉(zhuǎn)換器（ADC，Analog-to-Digital converter）是數(shù)字控制PFC整流器中一個(gè)重要的組成部分，它負(fù)責(zé)對(duì)整流器的反饋信號(hào)進(jìn)行采樣，并將其提供給數(shù)字補(bǔ)償器[2]。

相比于高的采樣速度的流水線型ADC和高分辨率Σ-Δ型ADC，逐次逼近型（SAR，Successive Approximation Register） ADC具有低功耗、低成本和小的芯片面積，這使得它成為超大規(guī)模集成電路設(shè)計(jì)中一個(gè)有競(jìng)爭(zhēng)力的選則[3]。

常規(guī)數(shù)字P FC整流器由于需要多個(gè)ADC對(duì)不同模擬量進(jìn)行處理，使得成本較高。本文采用時(shí)分復(fù)用技術(shù)，只引入一個(gè)SAR ADC，來優(yōu)化優(yōu)化PFC芯片面積。

1 時(shí)分復(fù)用SAR ADC

圖1是時(shí)分復(fù)用SAR ADC的結(jié)構(gòu)圖，包含DAC、比較器和一個(gè)數(shù)字邏輯電路。其中DAC的電容也作為采樣保持電容。在逐次逼近過程采用二進(jìn)制搜索算法以獲得最佳數(shù)字值。模擬信號(hào)的采樣值與DAC所產(chǎn)生不同的參考電壓相比，比較的結(jié)果將決定DAC下一個(gè)輸出的反轉(zhuǎn)。當(dāng)DAC的輸出與采樣信號(hào)相匹配，可以得到最佳的數(shù)字值。整個(gè)過程由數(shù)字控制邏輯電路來完成[3，4]。

1.1 DAC和采樣保持電路

電荷再分配法是DAC中經(jīng)常采用的方法，因?yàn)樗碾娙蓐嚵型瑫r(shí)可用作采樣保持電容，這樣可以降低功耗[4，5]。一個(gè)典型的8bits并聯(lián)電容陣列如圖2所示，它包含二進(jìn)制加權(quán)電容、開關(guān)和一個(gè)比較器。其轉(zhuǎn)換過程可分為三個(gè)階段。第一階段是采樣階段，這期間所有電容的上極板被連接到Vcm，下極板連接到輸入電壓Vin，開關(guān)SP1和SPD關(guān)閉來采樣Vin和共模電壓Vcm。第二級(jí)是保持級(jí)，在此期間關(guān)閉上板開關(guān)，下板連接到地。從采樣階段到保持階段，電容上極板不釋放電荷，因此電荷保持守恒，即Qs=QH。這兩個(gè)階段中電容上極板的電荷為：

（1）

第三階段是再分配階段。首先最大電容的下極板連接在參考電壓Vref上，Vref是從兩個(gè)相同的串聯(lián)電容上分壓使Vp以1/2Vref步長(zhǎng)增加。如果Vp比Vcm大則認(rèn)為是邏輯1，電容連接到Vref。否則就認(rèn)為是邏輯0，電容連接到地。最后，下一個(gè)電容有效位被切換到Vref以進(jìn)一步轉(zhuǎn)換。該位重復(fù)n次循環(huán)，直到所以數(shù)據(jù)完成轉(zhuǎn)換。

1.2 比較器

高速，低偏移，低功耗的比較器對(duì)SAR ADC非常有吸引力。雖然MOS晶體管技術(shù)可以實(shí)現(xiàn)高速低功耗，但是晶體管失配會(huì)導(dǎo)致比較器的失調(diào)電壓增加[6]。本文采用了一種自校準(zhǔn)動(dòng)態(tài)鎖存式低噪聲比較器。如圖3所示，由于采用了電荷泵電路替代前置放大器，所以此失調(diào)校準(zhǔn)技術(shù)不需要靜態(tài)直流電流來消除偏移。與傳統(tǒng)的比較器相比，它不僅實(shí)現(xiàn)了低失調(diào)電壓，而且還實(shí)現(xiàn)了低功耗。在校準(zhǔn)模式期間，比較器的所有輸入節(jié)點(diǎn)從信號(hào)輸入切換到共模電壓Vcm。在這種情況下，如果比較器的輸出為高電平，則電容器充電以提升Vc。否則Vc下降。C1/C2比值定義了校準(zhǔn)的準(zhǔn)確度。每個(gè)采樣周期對(duì)比較器進(jìn)行校準(zhǔn)，校準(zhǔn)精度由C1/C2確定。

2 仿真結(jié)果

采用Chartered 0.18μm工藝實(shí)現(xiàn)所設(shè)計(jì)的ADC，其版圖如圖4所示，占版面積約為0.062mm2。在輸入30kHz信號(hào)時(shí)， INL在-1.00LSB/+1.11LSB之間（圖5），DNL在-0.72LSB/+0.95LSB之間（圖6）。

參考文獻(xiàn)

[1]Wanfeng Z， Guang F， Yan-Fei L. A Direct Duty Cycle Calculation Algorithm for Digital Power Factor Correction（PFC） Imlementation[C]. IEEE 35th Annual on Power Electronics Specialists Conference， Germany，2004：2326-2332.

[2]Chao Y， Ye Z， Yumei Z. A Design of Embedded SAR ADC for Digital PFC[J]. Micro. & computer，2011，28（2）：77-81.

[3]Tong S， Dongmei L. Overview of Successive Approximation Analog-to-Digital Converters[J]. Micro.，2007，37：523-530.

[4]Peilei X. A Design of 10-bit SAR ADC[D]. Chengdu： University of Electronic Sci. and Tech. of China，2010.（Chinese）

[5]Hwang-Cherng C， Yi-Hung C. 1V 10-bit successive approximation ADC for low power biomedical applications[C]. 18th European Conference on Circuit Theory and Design，2007：196-199.

[6]Masaya Miyahara， Yusuke Asada， Daehwa Paik and Akira Matsuzawa. A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs[C]. IEEE Asian Solid-State Circuits Conference， Japan，2008：269-272.