硬件在環實時仿真系統延遲對滯環電流控制仿真影響研究

，，(中國東方電氣集團有限公司中央研究院，四川 成都 611731)

0 引 言

半實物實時仿真系統如RT-LAB、RTDS等近年在電力電子研究領域中得到了廣泛的應用[1-2]。而半實物實時仿真常又分為快速控制器原型(rapid control prototyping, RCP)和硬件在環(hardware in loop, HIL)兩種。二者區別在于，快速控制器原型是用仿真機作為控制器來控制真實的物理對象，而硬件在環則是用仿真機模擬被控對象，用真實的控制器來控制，如圖1所示。在電力電子系統的研發過程中，往往是控制器易搭建，而被控對象主電路不易搭建，因此經常采用的是硬件在環的仿真方式。

隨著電力電子器件技術進步，現代電力電子較多采用有較高速度的可關斷開關器件，如MOSFET、IGBT、IGCT等等。由于被控對象開關頻率較高，因此為了準確模擬其開關暫態過程中各電參量的變化，就要求仿真機具有非常快的響應能力，即要求仿真機具有非常高的實時性。例如，對于1 kHz的開關信號，開關周期即為1 ms，并且開關跳變在這1 ms中間的任何一個時刻都可能發生。要比較準確地模擬開關周期內的電量(如電流)變化，比如分辨率做到100點，那么仿真步長就要降低到10 μs。這意味著，仿真機必須要在10 μs之內完成一次被控對象的模擬?？梢哉f，50 μs以下的步長仿真是電力電子硬件在環仿真研究中經常遇到的情形。

圖1 半實物仿真的兩種主要形式

圖2 仿真機運行時序

仿真機無論采用CPU還是FPGA的架構形式，本質上是一臺高性能的計算機，它運行在實時操作系統下，實現輸入采樣、迭代計算和外部輸出，如圖2所示。要準確模擬被控對象，仿真機除了要有快速的周期迭代計算能力，即具有很小的仿真步長外，還要具有盡可能短的輸入到輸出的延遲。輸入到輸出延遲也是半實物仿真區別于純離線仿真和真實系統的一個獨特之處，而這常常被實時仿真機用戶忽略。

對于并網逆變器應用來說，滯環電流控制[3-7]是除了矢量控制之外的一種非常經典的控制方式。盡管滯環控制存在開關頻率不固定、諧波分布廣的問題，但其優點也很突出，例如它具有非?？斓膭討B響應、控制精度高、易于設計和調試等。此外，近年在多電平逆變器研究中，滯環電流控制也受到關注[8-11]。

下面將考查采用硬件在環實時仿真系統來仿真基于滯環電流控制的并網逆變器時的特殊問題：研究硬件在環實時仿真系統延遲對控制仿真影響，通過理論分析輸入輸出延遲帶來的仿真誤差；通過實例對比純離線仿真和半實物仿真的結果，驗證理論分析。通過實際案例研究指出，在一些特殊的場合下，即使在仿真步長很小的情況下，仿真機的輸入輸出延遲也會帶來較大的仿真誤差，甚至錯誤的仿真結果。

1 變流器滯環電流控制硬件在環仿真系統

網側變流器是直驅風力發電系統中的重要部件之一，主要實現對直流母線電壓和并網功率的控制，其中對并網電流的控制是實現電壓和功率控制的基礎。如圖3所示，網側變流器采用單電感并網，電流環控制器采集三相電感電流iabc，跟相應的給定電流iabc_ref做差，再經過電流滯環生成控制三相橋臂的PWM信號。

圖3 變流器滯環電流控制硬件在環仿真系統

圖4 電流滯環控制原理圖

電流滯環控制的原理如圖4所示，當受控的并網電感電流iabc上升至給定電流和遲滯電流之和iabc_ref+Iband時，對應橋臂的上管關斷，下管開通，電感電流iabc將開始下降，當下降至iabc_ref-Iband時，上管開通而下管關斷。圖中TUP對應上管開通時間，TDN對應下管的開通時間。很容易看出，通過調節遲滯電流Iband的大小就可以調節開關頻率和被控電流iabc的總諧波失真(total harmonic distortion,THD)。遲滯電流越小，開關頻率越高，被控電流波形將越接近給定電流，THD將越小。

2 輸入到輸出延遲的來源分析

硬件控制系統與仿真機之間的閉環系統中，存在多種延遲。這些延遲的來源可以歸納為兩類：一類是控制系統自身的延遲；另一類是仿真機的延遲。在滯環電流控制中，控制系統采用的是模擬電路，而仿真機采用的是數字處理器，因而二者延遲的來源存在明顯的不同。

2.1 控制系統的延遲

控制系統自身的典型延遲包括：

1)信號濾波延遲。即真實模擬信號被控制系統中的信號調制電路濾波導致的延遲。這里具體為電流在控制板上濾波導致的延遲。

2)滯環比較PWM輸出傳輸帶來的延遲。即PWM信號發出到變換為仿真機接受的門極信號之間，因邏輯門電路及濾波環節產生的延遲。

滯環控制系統的延遲是固有的延遲，無論被控對象是仿真機還是真實變流器，這部分延遲都是存在的，因此不是這里討論的重點。

2.2 仿真機的延遲

仿真機本質上是一套數字系統，由“PWM輸入-數字化處理器計算-模擬量輸出”環節組成，因此它的典型延遲包括：

1)PWM輸入預處理帶來的延遲。即輸入PWM經過周期平均化和邊沿檢測后形成數字量的過程所帶來的延遲。

2)數字通信帶來的延遲。即經預處理后的PWM數字信號(一般是周期平均值和邊沿時間戳)進入處理器計算前，以及處理器計算完成后到PWM調制前，因板上或板間通信(通常板間通信更為明顯)導致的延遲。

3)處理器計算周期帶來的延遲。即因處理器控制循環周期計算導致的一拍或多拍延遲。本質上是離散化系統所固有的延遲。

4)D/A轉換輸出帶來的延遲。本質上D/A是一種零階保持器，它具有固有的延遲特性。

處理器計算周期延遲取決于處理器的速度、所用實時操作系統的類型以及任務量，目前市場上的實時仿真器產品將其控制到一個仿真步長之內已沒有太大的難度，但仿真步長越大延遲越大。

輸入到輸出延遲的關鍵主要在于信號進入處理器前和出處理器后的階段，包括板間通信、PWM輸入處理和D/A輸出處理。一般仿真機出于易擴展考慮，采用與處理器相獨立的輸入/輸出卡的架構，這決定了板間通信的必然性。必須采用非常高速的通信總線才能將延遲控制得足夠小。此外，PWM輸入預處理D/A的保持時間即為一個步長，因此輸入到輸出的總延遲時間實際會很可觀，通常能夠達到2～3個步長。

綜上，可以將仿真機的延遲歸納為3部分：輸入延遲Ti、輸出延遲To以及周期離散化延遲Ts，如圖5所示。從輸入到輸出的總延遲TD=Ti+To+Ts。

圖5 仿真機的延遲組成

3 仿真系統延遲對滯環控制影響分析

如圖5 所示，從滯環控制器的視角看，如果被控對象是真實的逆變器，當控制器的PWM輸出后，那么逆變器立即就會響應；同時各相并網電流也會立即發送變化，控制器能夠立即感受到該變化，記此電流為真實電流iabc。但采用仿真機模擬真實逆變器后，由于仿真機從輸入到輸出存在延遲，實際上要到TD時刻之后，控制器才能感受到各相并網電流的變化，記此電流為延遲后的電流iabc_delayed。

在滯環控制器設計時，其控制率設計為

(1)

式中：iabc_ref為電流參考給定；iabc為反饋電流；Iband為滯環比較帶寬。由于仿真機的延遲存在，送入控制器的不再是真實的電流iabc，而成為了iabc_delayed。由此，滯環比較的過程也將發生變化，如圖6所示。

圖6 仿真機有延遲情況下的電流滯環控制過程

當A相真實電流ia于t時刻上升至上門限ia_ref+Iband時，本應在t時刻發生滯環比較并因IGBT開關動作電流發生轉折向下翻轉，但由于控制器實際獲得的反饋電流ia_delayed尚未達到該上門限，因此控制器并未動作，真實電流將繼續上升。直到t+ID時刻，延遲后電流ia_delayed到達滯環比較上門限ia_ref+Iband時，控制器才動作，A相真實電流此時才開始下降，這時真實電流ia已經超出了滯環比較上門限電流，超出量為ΔIband。由圖6可以計算得到：

(2)

式中：電流斜率di/dt用udc/(2L)來估計；udc為逆變器直流母線電壓；L為并網電感量。

由以上分析可以看出，仿真機的輸入到輸出延遲將導致滯環比較帶寬增加，進而降低滯環比較控制的開關頻率，讓并網逆變器的電流諧波增大，使得硬件在環仿真下的控制器性能劣于真實系統，無法真實有效地模擬真實系統。

4 實驗結果

為定量評估仿真系統延遲對滯環控制影響的大小，采用了對比研究的方式。首先采用純離線仿真的方式，來獲得被控對象在沒有延遲的真實變流器情況下的控制性能，然后再通過硬件在環仿真獲得被控對象在有延遲仿真機時的控制性能。通過對比觀察二者的差異。仿真主要參數如表1所示。

1) 純離線仿真驗證

純離線仿真中的控制器和并網逆變器均在仿真軟件中進行?？刂破鞑捎媚Ｐ痛罱ǎ浞挚紤]實物控制器的所有濾波及延遲環節，對其進行詳細建模，保證其特性一致。并網逆變器模型使用開關模型，同時不進行離散化，保證精度。由于控制器與并網逆變器都在連續域中，因此采用變步長連續求解器進行仿真，最大仿真步長1 μs，進一步保證精度。

表1 并網逆變器滯環電流控制仿真主要參數

相電流給定為400 A，功率因素為1，滯環帶寬Iband設定為50 A。仿真結果如圖7所示。

圖7 變流器三相并網電流波形

實測開關頻率大約為2.65 kHz，并網電流THD為20%。值得注意，由于基波電流較小，因此諧波比例相對較大。

當在真實變流器模型中加入30 μs延遲后，仿真獲得的電流波形如圖8所示。

圖8 加入延遲時變流器三相并網電流波形

可以看出，實測開關頻率降低為1.65 kHz，電流波形質量變差，并網電流THD上升為50%。

2) 硬件在環仿真實驗驗證

控制器采用實物控制器，硬件在環仿真驗證的仿真機采用RT-LAB，仿真機采用OP5600，實驗系統如圖9所示。其中所關注的控制器是網側控制器，其工作于滯環電流控制方式下。接口板實現網側控制器與RT-LAB仿真機的電平接口。

在硬件在環的仿真模型上，使用ARTEMIS和根據實際測試，步長為10 μs時，仿真機OP5600的輸入到輸出延遲約為3個步長，即30 μs。在滯環帶寬設定為50 A時，仿真結果如圖11所示。

圖9 RT-LAB硬件在環仿真實驗系統

RT-Event庫元件構建被控變流器模型，以提高仿真的實時性。仿真步長為10 μs，仿真模型如圖10所示。

圖10 RT-LAB中的并網逆變器模型

實測開關頻率大約為1.55 kHz，并網電流THD為70%。

對比純離線仿真結果可以看出，由于輸入輸出延遲的存在，硬件在環仿真結果比真實結果差很多，并且其開關頻率和THD與假定有30 μs延遲的真實系統接近，說明硬件在環仿真機的輸入輸出延遲對滯環控制仿真而言影響非常大。

5 結 語

通過上述研究可以得出，硬件在環實時仿真系統仿真機的輸入到輸出延遲對滯環電流控制有明顯的負面影響，它會導致滯環比較帶寬增加，進而降低滯環比較控制的開關頻率，讓并網逆變器的電流諧波增大，使得硬件在環仿真下的控制器性能劣于真實系統。并且，即使仿真機保持較小的仿真步長，但也可能無法真實有效地模擬出真實的滯環電流控制系統的性能。

同時，通過研究還可以看到，電力電子研發不能過分信任半實物仿真結果，必須要充分認識仿真系統的工作原理、性能和限制，注意甄別其結果的準確性和正確性。對硬件在環仿真，不僅要注重仿真步長，也要注意輸入到輸出延遲這一技術指標。

直觀上，采用具有更高性能的仿真機可以緩解延遲的影響。但需要注意到，縮短輸入到輸出延遲需要縮短步長以及縮短輸入和輸出環節的時間?？s短步長意味著更高速的迭代求解，而縮短輸入、輸出時間意味著采用更高性能的通信總線以及輸入輸出板卡(高速FPGA、D/A)等。仿真機求解過程主要是矩陣計算過程，本質上是用數值計算方法求解一系列微分、差分和代數方程組。因此，隨著被控對象的復雜化，仿真規模的增加，其計算難度和消耗的時間成倍數增長，縮短步長需要更高速的CPU和實時操作系統。同時，仿真機板卡分布式的構架使得通信延遲不可避免，需要高速的并行或者串行總線?？傊@些都將帶來仿真機成本的顯著提高。并且，隨著開關頻率的提高，一味地通過提高仿真機性能來解決硬件在環仿真準確度問題的思路并不可取，未來需要考慮其他技術手段來緩解該問題。

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