基于邊界掃描技術的可測試性設計研究

李小文 嚴衛林 劉麗君

摘 要：本文介紹了邊界掃描技術的工作原理，論述了基于邊界掃描技術的電路板可測性設計在信號鏈路以及信號接口方面需要重點考慮的一些問題，研究了如何保證經過可測試性設計后的電路板測試最有效的難題。此外，文中還給出了基于邊界掃描技術的電路板可測性設計在工業領域和鐵路行業應用的前景。

關鍵詞：邊界掃描；可測試性設計；電路板

中圖分類號：TP206 文獻標識碼：A 文章編號：1671-2064（2018）22-0076-02

隨著現代電子技術的不斷發展，印刷電路板（PCB）的功能越來越復雜、面積越來越小，隨之帶來的是板上的器件封裝越來越小、密度越來越高。這使得電路節點的物理可訪問性正在削弱以至于消失，電路系統的可測試性急劇下降，測試成本在電路系統總成本中所占的比例不斷上升，傳統的測試方法（如ICT、AOI）等正面臨著日趨嚴重的測試困難。在這種情況下，邊界掃描測試技術（BST）是一個很好的選擇。邊界掃描測試技術提供了一種測試方法，可以高效的測試電路板上面器件的功能以及器件間的互連。

雖然，采用邊界掃描測試技術可以很好解決電路系統測試的難題，并且聯合測試行動工作組（JTAG）開發出邊界掃描的測試規范——IEEE1149.1-2001[1]，但是使用邊界掃描測試技術的前提是被測電路板必須在設計的時候經過了可測性設計（DFT）。無數次的測試實踐證明：要對一個不具有可測試性的電路進行測試是徒勞的，只有提高電路的可測試性，才能使電路的測試問題得到簡化并最終得到解決。

1 邊界掃描技術原理

邊界掃描技術的基本思想是在芯片的內核靠近輸入輸出管腳上增加一個移位寄存器單元。由于這些移位寄存器單元都分布在芯片的邊界上，故被稱為邊界掃描寄存器。當芯片處于測試狀態的時候，這些邊界掃描寄存器可以將芯片和外圍的輸入輸出隔離開來。通過這些邊界掃描單元，可以實現對芯片輸入信號和輸出信號的觀察和控制。

對于芯片的輸入管腳，可以通過與之相連的邊界掃描單元把信號（數據）加載到該管腳中去；對于芯片的輸出管腳，也可以通過與之相連的邊界掃描寄存器“捕獲”（Capture）該管腳上的輸出信號。在正常的運行狀態下，這些邊界掃描寄存器對芯片來說是透明的，所以正常的運行不會受到任何影響。這樣，邊界掃描寄存器提供了一個便捷的方式用以觀察和控制所需要測試的芯片。

2 邊界掃描鏈路可測試性設計

基于邊界掃描技術的電路板可測性設計目的在于發揮邊界掃描技術的優勢，提高電路板的測試效率。為確保電路板獲得良好的測試效果，必須保證測試信號鏈路通暢。以下是幾種可供電路板設計選用的邊界掃描鏈路。

2.1 單TMS的串聯鏈路

單TMS的串聯鏈路是電路板上所有邊界掃描器件的TMS、TCK、TRST端口并行連接[2]，TDI和TDO端口串聯，即前一級IC的TDO輸出端口連接到下一級IC的TDI輸入端口，如圖1所示。該連接方式的優點是結構簡單，能夠一次完成電路板上所有邊界掃描IC的測試。但是當電路板上的邊界掃描IC較多時，掃描的鏈路就會很長，需要生成的測試用例很復雜，測試效率明顯下降。特別是當串聯鏈路上有一個IC的邊界掃描端口故障時，整個邊界掃描鏈路都將無法正常工作。另外，此種串聯鏈路一旦出現故障很難具體定位到故障IC上。

2.2 雙TMS的并行串聯鏈路

雙TMS的并行串聯鏈路是兩個或多個串聯鏈路的并行連接。串聯掃描鏈的TMS信號各自獨立，并保證同一時刻只有一個串聯掃描鏈路有數據輸入輸出。此種并行的方式可以有效減小單條串聯鏈路的長度，避免了單條串聯鏈路的不足。這種鏈路結構也有它固有的缺點：需要有兩個TAP接口，且需要兩次測試才能完成一塊電路板的測試。

2.3 單TMS的多個獨立鏈路

單TMS的多個獨立鏈路是所有邊界掃描器件的TMS連在一起以及所有的TCK連在一起，而每個器件的TDI和TDO各自獨立連接。此種鏈路的優點是能夠對每個邊界掃描器件進行單獨的測試，測試鏈路短，測試速度快。另外，當鏈路中任意一個邊界掃描器件出現故障，能很快的準確定位故障器件。其缺點和并行串聯鏈路一樣，因為有獨立的TDI和TDO端口，所以需要有多TAP接口，且需要多次測試才能完成一塊電路板的測試。

2.4 邊界掃描鏈路的設計原則

當電路板中有多個邊界掃描器件時，可以根據上述三種鏈路的優缺點選擇其中任意一種。但是為了后續能夠更好的測試，在作電路板設計時應遵循下面幾個基本原則：

（1）當電路板上的邊界掃描器件比較多時（大于4片），應分成多個獨立的串聯鏈路，保證每個獨立串聯鏈路的邊界掃描器件數量小于等于4片；

（2）當電路板上的邊界掃描器件如果來自同一廠家，則盡量將同一廠家的邊界掃描器件放在同一串聯鏈路中；

（3）結構越復雜的邊界掃描器件越要放置在串聯鏈路的末端，即靠近TDO一端。例如：在串聯鏈路中，幾種常用器件從TDI到TDO的排列順序為：CPLD、FPGA、Buffer、μP、DSP。

3 邊界掃描接口可測試性設計

基于邊界掃描的電路板可測試性設計首先要滿足IEEE1149.1的規定和要求，如結構與功能劃分、測試可控性、測試可觀性、與測試設備的兼容性以及系統內部自檢等。但是僅僅滿足標準的規定對于電路板的可測試性要求來說仍然不夠，為了后續能夠更好的測試還需要在邊界掃描接口上進行可測試性設計。

3.1 測試訪問接口設計

電路板在進行器件選型時，會遇到各種不同的邊界掃描器件，在電路板設計時應遵循下面幾個基本原則：

（1）在企業范圍內統一測試訪問接口，如在電路板上設置一個10針的雙排插針。另外，雙排插針的管腳電氣定義也要統一，這樣才能在整個企業范圍內使用一種型號的TAP控制器就可以進行測試。

（2）需要仿真的邊界掃描器件一般有自己特定的仿真接口，若仿真端口的信號與測試訪問接口不同則可以另外設置接口專用于仿真。

3.2 測試信號驅動設計

進行電路板邊界掃描鏈路和接口設計時，必須考慮五個信號的驅動能力，尤其是TCK和TMS的驅動能力。在作電路板設計時應遵循下面幾個基本原則：

（1）信號端口TDI應連接一個上拉電阻。如果將TDI上拉，則該器件即使被錯誤裝入指令也只能是旁路指令，不會影響它的正常工作。

（2）信號端口TDO可不用上拉或下拉。TDO在邊界掃描器件進行指令移位和數據移位時有輸出，其余情況都處于高阻狀態。

（3）信號端口TMS應連接一個上拉電阻。根據TAP控制器的十六狀態機原理可以知道，無論TAP控制器處于何種狀態，只要TMS連續保持5個時鐘周期的高電平，TAP控制器都將回到Test-Logic-reset狀態，而邊界掃描器件處于Test-Logic-reset狀態時，器件正常工作。

（4）信號端口TCK應連接一個下拉電阻。為保證時鐘頻率的獨立性和穩定性，在PCB設計時，TCK信號要與電路板的系統時鐘保持較遠的距離，特別避免平行走線。

（5）信號端口TRST應連接一個上拉電阻。邊界掃描測試系統進行測試或加載時，必須首先將/TRST拉高才能進行。

3.3 測試信號電平兼容設計

在電路板設計過程中經常遇到不同工作電平的邊界掃描器件，如5V的TLL邏輯器件、3.3V的LVTLL邏輯器件、3.3V的LVCOMS邏輯器件、5V的ECL邏輯器件等。這些不同工作電壓的邊界掃描器件在組成并行或串聯鏈路時，不能將器件的信號端口直接連接，應先進行電平轉換。

4 邊界掃描技術可測試性設計的應用前景

邊界掃描測試技術將成為工業界未來的電路和系統的主流測試技術。基于邊界掃描技術的可測試性設計必將廣泛的應用于工業領域和鐵路行業的電路及系統，甚至拓展到民用和軍用領域。

基于邊界掃描技術可測試性設計對于縮短鐵路產品的生產周期、減少研制鐵路產品的費用、提高鐵路產品的平均故障間隔時間（MTBF）等方面具有重要意義。更為重要的是，基于邊界掃描技術可測試性設計方便了產品的測試，縮短了診斷時間，因此特別適合鐵路產品、地鐵產品的現場維修，具有廣泛的應用前景。

參考文獻

[1]IEEE Std 1149.1-2001，IEEE Standard Test Access Port and Boundary-Scan Architecture[S].New York.USA：IEEE.2001.

[2]胡政.邊界掃描測試理論與方法研究[D].長沙：國防科學技術研究生院，1998.