高速PCM信號解碼電路設計

文/衡總 董衛珍

高速PCM信號解碼電路設計

文/衡總 董衛珍

為了準確接收解碼某系統的高速PCM數據，設計以PLL方式的時鐘、數據恢復電路(CDR)，實現硬件時鐘同步、碼同步, 并進行串并轉換完成對高速PCM 碼的解調。該電路對高速NRZI串行信號完成均衡后，轉換為高速ECL電平邏輯，利用延時異或運算提取時鐘信息，由PLL完成時鐘提取與數據對齊。電路測試表明該方法能夠有效地利用已有串行數據流產生具備合適相位的同步采樣時鐘信號，電路設計已用于某設備, 具有工作穩定, 抗干擾能力強的特點。

PCM CDR PLL 延時異或

某型系統采用同軸電纜同時完成高壓直流供電與傳輸數據，數據上行傳輸采用高速PCM串行模式，實現濕端多通道AD采樣數據與濕端設備運行狀態等數據的混合上傳。PCM編碼的主要特征為：輸出碼型為不歸零碼(NRZI)。則干端接收模塊可以根據PCM碼流特征設計時鐘數據恢復電路(CDR)，提取出接收時鐘與數據信號，在FPGA內完成PCM數據采樣和串并轉換。PCM解碼的關鍵是時鐘相位與數據碼流的對齊。時鐘信號的同步可以有兩種模式：主模式和從模式。主模式由主控設備提供時鐘，對于長距離單芯電力線通信而言不適用。在時鐘同步采用從模式設計方式時，芯片需要從接收到的串行數據流中提取時鐘信號以便正確可靠地進行串行數據流接收。

針對這個問題，文中介紹了一種從串行PCM 數據流中提取同步時鐘的方法。

1 PCM傳輸總體結構

PCM通信模型如圖1所示：濕端與干端通過同軸電纜相連，干端提供高壓直流電源和下行的低頻控制信號，濕端使用高頻PCM上傳關鍵數據。濕端包括PCM編碼與預加重電路，通過變壓器耦合到高壓直流線纜上傳；干端接收電路對線纜上的信號，去除高壓直流，耦合得到高速串行信號，完成均衡預處理和信號電平轉換，送到CDR電路完成時鐘提取與數據相位同步，由FPGA完成數據采集與串并轉換。

當數據流在單芯線纜中傳輸時，并沒有附帶時鐘，數據接收端需要通過CDR從接收到的含有較大干擾和抖動的數字信號中提取接收位同步時鐘，如圖2所示，并用這個時鐘對該數據信號重新采樣，恢復出具有規范波形的原數據信號。因此CDR的基本目的是判別所讀的數據的最佳時鐘相位并采樣。鎖相環(PLL)是相位和頻率跟蹤的最有效的方法之一，專用高速時鐘數據恢復電路的結構一般是基于PLL。

PCM信號解調的關鍵是利用PLL完成數據時鐘提取和數據位對齊。

圖1：供電與傳輸結構圖

圖2：時鐘恢復示意圖

2 CDR電路工作原理

目前，時鐘恢復電路主要有兩種設計方案：無源濾波器型(開環型)和有源濾波器型(閉環、PLL)。無源濾波器型結構如圖3(a)所示，由時鐘信息提取電路、高Q值濾波器和限幅放大器組成。有源濾波器型結構如圖3(b)所示，由時鐘信息提取電路、鑒相器、濾波器和壓控振蕩器組成。無源濾波器型的結構相對簡單，但需要高Q值的濾波器。有源濾波器型一般采用PLL作為濾波器。由于數據傳輸為連續模式而非突發模式，數據時鐘跟蹤后變化不大，且數據速率相對不高，跟蹤保持后數據率變化不大，則本設計使用PLL實現串行時鐘提取。

圖3：無源時鐘提取電路和閉環時鐘提取電路

時鐘信息提取的目標是檢測輸入數據的時鐘信息，轉變為頻譜符合要求的信號。時鐘信息的提取與輸入數據的格式有關，雙極性非歸零數據信號(NRZI)功率譜中不包含比特率整數倍的頻率分量，也不包含除直流以外的離散頻譜分量，其時鐘信息包含在電平躍變當中。因此，時鐘信息提取電路的任務是檢測電平躍變，產生一個幅度盡可能高的頻譜分量部分。

延時單元結合異或邏輯的結構可以檢測出數據的邊沿跳變。當延時單元的時延等于四分之一單位比特數據通過所需時間時，產生的頻譜分量最大。如圖4所示，對輸入PCM數據流經過專用延時ASIC：1519-20B延時，延時信號與原參考信號經過高速異或芯片MC10107，提取出信號的邊沿變化，即時鐘信息，該時鐘信號作為PLL輸入參考時鐘，提取時鐘信息。

圖4：時鐘信息提取電路與相關節點波形

圖5：PLL基本結構

3 PLL電路結構

本設計以PLL電路實現時鐘提取，PLL是具有固定的結構，如圖5所示，包括鑒相器(PD)、環路濾波(LF)、壓控振蕩器(VCO)。

鑒相器輸入信號為延時異或邏輯提取得到的數據流邊沿變化時鐘與VCO輸出信號。異或邏輯輸出信號如圖4所示，提供了所有邊沿變化信息，即時鐘信息。

鑒相器是一個時序邏輯，最經典的是三態狀態機鑒相，比較出相位超前與滯后關系，本設計使用MC12040 鑒相器，邏輯實現方式為SR觸發器，采用ECL電平邏輯，適應高速應用場合，信號邏輯如圖6所示，比較出信號相位的超前、滯后關系。

鑒相器輸出利用高速差分電路進行電平搬移，送到低通濾波，去除高頻分量，保留直流分量。

壓控振蕩器VCO則采用經典款MC1648實現，配合MC12040 的ECL邏輯設計。

圖6：鑒相器結構與輸入輸出邏輯

4 電路實驗測試結果

實驗測試時，濕端處于空閑狀態，AD采集關閉，外圍采集設備關閉，設備狀態穩定可控，上傳數據為一組固定幀結構的 PCM 數據流。數據流送到CDR電路完成數據時鐘提取與數據采集。接收前端耦合到的串行信號與均衡后數據波形如圖7所示，完成對串行數據的整形。

圖7：串行數據均衡前后波形

均衡后數據完成邏輯電平轉換，對數據延時，延時前后數據波形如圖8所示。

圖8：串行數據經過1519-20B延時前后波形

經過PLL時鐘跟蹤鎖定后，最終的PCM_CLK和相位對應的PCM_DATA，時鐘與數據相位對齊，如圖9所示。

圖9：PCM解調后數據時鐘與數據相位

測試時模擬輸入8個連零或連一時, 電路也能夠提取出較好的時鐘信息分量。

5 結論

本文所設計PCM解碼電路，利用PLL完成CDR功能，實現數據時鐘提取與數據相位對齊，實現數據提取。經過實際測試，電路工作穩定，抗誤碼能力強，可根據實際情況靈活配置參數，根據以上特點，該設計對于遠程通信設備具有很大的參考價值。

（通訊作者：衡總）

[1]王煜,文開章,汪為偉.PCM串行數據流同步時鐘提取設計[J].現代電子技術,2010,23(334):192-194.

[2]Ching-Yuan Yang.PLL及應用-2004[M]. National Chung-Hsing University Department of Electrical Engineering.

[3]尹晶,曾列光.一種快速同步的時鐘數據恢復電路的設計實現[J].光通信技術,2007(01):52-54.

[4]仇應華,王志功,朱恩.10Gb/s NRZ碼時鐘信息提取電路[J].固體電子學研究與進展,2005(03).

作者單位上海船舶電子設備研究所 上海市 201108

衡總（1989-），男，江蘇省徐州市人。工程師。研究方向為FPGA信號處理。