基于VHDL的按鍵消抖程序設計

程佳佳

摘 要 按鍵被廣泛用于基于CPLD/FPGA的數字電路系統設計中，機械式按鍵開關在按鍵操作時經常會出現抖動現象，如果不進行消除將會造成電路系統的誤操作。基于此介紹了采用VHDL語言有限狀態機的方法實現消抖的電路系統的工作原理、編程思路，并進行了硬件驗證，消抖效果良好，性能穩定，可廣泛用于CPLD/FPGA的按鍵電路中。

關鍵詞 按鍵消抖 電路仿真 VHDL 狀態機

中圖分類號：TP274 文獻標識碼：A

0引言

按鍵開關是電子設備實現人機對話的重要器件之一。而大多數按鍵都采用機械觸點的方式。因此其最大的缺陷就在于在觸點閉合和斷開瞬間會伴隨一連串的隨機抖動，這些抖動往往會造成電路的誤動作，而使整個系統工作異常。因此在具有按鍵開關的電路系統中，尤其是在密碼鎖等精確度要求高的電路中，需要加入按鍵消抖模塊，確保按鍵每按一次只做一次響應。

1按鍵消抖方案

按鍵消抖一般采用硬件和軟件消抖兩種方法。硬件消抖是利用電路濾波的原理實現，軟件消抖是通過按鍵延時來實現。目前。隨著EDA技術的廣泛應用，更多采用軟件消抖，主要采用延時的原理。本文將介紹兩種在可編程邏輯器件FPGA/CPLD設計數字系統，基于VHDL語言設計的按鍵消抖方法。

1.1計數器型消抖

此方法的基本思想是：通過計數的方法來測量高電平的持續時間，若時間小于N（計數器模值）個時鐘周期則認為是抖動產生的毛刺，則從消除毛刺的角度來設計。因此設置當按鍵開關按下key_in=1，計數器以時鐘上升沿開始計數，計數值持續加1；若key_in=0時，計數器清零。只有當計數值為N，keyout=1，而且計數器進入保持狀態，其余情況下keyout=0。即抖動產生的毛刺作用不可能使計數器有輸出，這樣防抖動目的就得以實現。而且在本方法中，clk的時鐘周期與N可以根據按鍵抖動時間由設計者自行設定。

從波形圖上我們看到（如圖2），此方案不僅消除了按鍵抖動產生的毛刺即窄脈沖，也可以將干擾、噪音等其他尖峰波濾除，但遇到脈寬大于N個clk時鐘周期的干擾、噪音等時會有輸出從而產生誤操作。

1.2狀態機消抖

此方法的主要編程思路：因為按鍵消抖的關鍵是提取穩定的低電平（或高電平）狀態，濾除按鍵穩定前后的抖動脈沖。因此可以用一個時鐘脈沖信號對按鍵狀態進行取樣，當第一次采樣到低電平時，啟動延時電路，延時結束后，再對按鍵信號進行連續三次取樣，如果三次取樣都為低電平，則可以認為按鍵已經處在穩定狀態，這時輸出一個低電平的按鍵確認信號，如果連續三次的取樣中，至少有一次是高電平，則認為按鍵仍處在抖動狀態，此時不進行按鍵確認，按鍵輸出信號為高電平。

由于按鍵抖動的時間一般為5到10ms，因此時鐘信號clk可以使用200Hz的周期信號（周期為5ms），即5ms采樣一次按鍵信號，若采樣到低電平，則進行消抖延時；當連續兩次采樣到的按鍵信號都為低電平時，認為按鍵穩定的按下。在按鍵穩定按下后，采樣到按鍵為高電平時，認為按鍵釋放。

從波形圖上我們可以看出，此方法可以實現消抖，而且經驗證，性能穩定。

2結束語

本文介紹了兩種基于VHDL語言的按鍵消抖方法，并且將相應程序下載到CPLD芯片中進行硬件測試，確保能夠實現消抖。當然，按鍵消抖方法多種多樣，作者在此也重在將相應編程消抖思路提供給VHDL語言及CPLD/FPGA器件應用中遇到類似問題的初學者，能提供給他們更多的工程經驗。endprint