基于ARM內核的計時器設計

張先波 奧托尼克斯電子(嘉興)有限公司

基于ARM內核的計時器設計

張先波 奧托尼克斯電子(嘉興)有限公司

本設計所涉及的是一款計時器產品，其基于ARM內核，構建了計時器共用一個端口讀寫控制器與FPGA中央控制器進行數據通信。計時器內部工作是相互獨立的，通過使用地址映射存儲器使得計時器的指令執行更加高效；本設計還對中央控制器與計時器的通信時序和通信格式進行了優化，便于中央控制器對計時器的控制與測試。

ARM內核 計時器 讀寫時序

ARM內部資源包括內部繼電器、專用繼電器、數據存儲區、計時器、保持繼電器等。中央控制器主要用以完成對雙口RAM內部ARM寫入的數據進行讀出、處理、整理和寫入操作。多操作位邏輯運算控制模塊主要用以實現邏輯運算指令。輸入存儲與讀取控制模塊主要用以讀取外部開關量的狀態信息。數據輸出控制模塊主要用以將程序執行結果處理后驅動外部負載。

1 計時器功能分析和設計

基于FPGA的可重構技術，就是利用FPGA可以多次重復編程配置的特點，通過分時復用的方式利用FPGA內部的邏輯資源，使在時間上離散的邏輯電路功能模塊能在同一FPGA中順序實現的技術。

設計的計時器為可重構的設計，最多可設計有256個計時器，235個內部計數器。可以根據具體工程應用來設計其內部計時器的數量，以達到FPGA資源的靈活配置。

2 計時器與FPGA的通信端口設計

計時器通過總線的形式與FPGA中央控制器進行數據的交互，它們的工作是相互獨立的，能并行地工作，相互之間不影響。它們使用相同結構和功能的端口讀寫控制器與中央控制器進行數據交互，在相同的時刻只能有一個模塊占用總線與中央控制器進行通信。計時器與FPGA通信框圖如圖1所示。

圖1 計時器與FPGA通信框圖

端口讀寫控制器主要實現與中央控制器的接口，計時器根據讀寫時序，通過端口讀寫控制器實現與中央控制器的數據交換。RST復位線使用低電平復位；ADDRC是模塊地址線；RDC和WRC為低電平使能；ASK（1/2）與ANS（1/2）線均為低電平有效。讀寫控制模塊通過判斷RDC和WRC以及ADDRC的狀態，控制組合邏輯三態門構成的32位雙向I/O口DATAC進行數據的輸入或輸出。端口讀寫控制器的32位指令緩存可以存儲一條指令，由29位data_in線輸出對D28-D0即指令數據，由3位code-in線輸出D31-D29即指令類型。CE指令執行標志線。當存儲有指令時，置BUSY（1/2）線和CE線為低電平。

圖2 端口讀寫控制器結構圖

3 計時器模塊設計

由ARM與FPGA協同構建的PLC控制系統，ARM作為PLC主控制器通過數據總線、地址總線、控制總線向FPGA發送指令命令，FPGA接收到ARM的指令命令之后，通過FPGA中央控制器與計數器進行通信。

3.1 計時器設計

計時器總體結構圖設計如圖3所示，其中主要包含以下模塊：端口讀寫控制器，計時器地址映射存儲器，計時器存儲器，計時器指令執行器，計時器控制器，1kHz脈沖生成器。

圖3 計時器總體結構圖

3．1．1 計時器地址映射存儲器

計時器當前值和設定值在相應存儲器中的存儲位置與計時器本身的編號對應。當進行計時器操作或者進行計時器結果上傳操作時，只需要從計時器地址映射存儲器中的第一個地址開始順序讀取被使用的計時器的編號，以此編號為地址，便可以迅速地在定時存儲器中找到使用了的計時器的相關數據進行操作，達到了提高系統執行效率的目的。

計時器地址映射存儲器的封裝如圖4所示。RWCLK為讀寫時鐘輸入端口，讀與寫共用一個時鐘；RESET為復位信號輸入端口；WEN為寫使能信號輸入端口；REN為讀使能信號輸入端口；WADDR為寫入地址輸入端口；RADDR為讀出地址輸入端口；WD為寫入數據輸入端口；RD為讀出數據輸出端口。計時器地址映射存儲器使用Libero8．3IDE提供的雙端口存儲器IP核生成。

圖4 計時器地址映射存儲器封裝圖

3．1．2 計時器控制器

當1kHz脈沖上升沿到來時定時控制器將會啟動，當指令寫入標志CE為高電平即計時器內沒有指令且定時操作結束標志寄存器K1為0時，定時控制器將會執行定時操作。先通過從地址映射存儲器中讀取被使用了的計時器的編號；兩個時鐘周期后，從定時存儲器中讀取出的計時器的信息；第3個時鐘周期后，對計時器的定時數據進行判斷。操作完畢后將相關信息寫入定時存儲器。計時器控制器程序流程圖如圖5所示。

圖5 計時器控制器程序流程圖

4 結語

本文對ARM的計時器設計進行了闡述，并對設計所使用的軟件和硬件平臺及編程語言進行了說明。同時對端口讀寫控制器及中央控制器與定時和計數控制模塊的時序進行了設計，可以根據需要來增減計時器的數量和種類。