FPGA片內(nèi)監(jiān)測系統(tǒng)的設計

張宏亮+周鵬

摘 要：文中設計了Xilinx FPGA kintex7系列芯片中的XADC控制模塊，實現(xiàn)了在FPGA工作過程中對其內(nèi)部溫度、內(nèi)核電壓和片上供電電壓的實時監(jiān)測。同時讀取了其內(nèi)部的平均溫度、平均內(nèi)核電壓、平均輔助電壓、最大溫度、最大內(nèi)核電壓、最大輔助電壓、最小溫度、最小內(nèi)核電壓、最小輔助電壓數(shù)值。當FPGA內(nèi)部的溫度、內(nèi)核電壓、輔助電壓偏離所設定的范圍時，XADC就會產(chǎn)生對應的報警輸出。報警信號被FPGA中的I/O引腳輸出到總線，通過CPCI接口傳送到主機，從而對FPGA芯片的健康狀況進行監(jiān)控，同時采取相應措施確保系統(tǒng)穩(wěn)定、安全的工作。該設計方案已經(jīng)成功應用到工程中，經(jīng)過仿真、驗證、調(diào)試，此系統(tǒng)能夠在設備中穩(wěn)定工作，因此具有一定的工程指導意義。

關鍵詞：可編程邏輯門陣列；XADC；系統(tǒng)監(jiān)測；仿真

中圖分類號：TN311；TP20 文獻標識碼：A 文章編號：2095-1302（2017）02-00-04

0 引 言

熱設計[1]是采用適當可靠的方法控制產(chǎn)品內(nèi)部所有電子元器件的溫度，使其在所處的工作環(huán)境條件下不超過穩(wěn)定運行要求的最高溫度，以保證產(chǎn)品正常運行的安全性和長期運行的可靠性。由于熱設計的復雜性和高要求，目前許多客戶不具備條件或者做不出準確的設計。因此當芯片在沒有經(jīng)過熱設計分析的板子上工作時，極有可能超出所能承受的最大工作范圍。Xilinx公司的7系列FPGA所有產(chǎn)品都含有XADC，巧妙設計XADC可以解決熱設計不當帶來的問題。賽靈思模數(shù)轉(zhuǎn)換器（XADC）是一種精確混合測量系統(tǒng)。該模塊主要包括雙12位1 MSPS模擬/數(shù)字轉(zhuǎn)換（ADC），高達17個靈活的用戶可配置邏輯輸入，可選片內(nèi)或者片外參考電壓，片內(nèi)溫度和電壓傳感器。在沒有熱設計的板子上，由于溫度導致芯片工作異常的可能性很高，如果芯片工作異常，XADC的片內(nèi)溫度監(jiān)測功能將派上用場，可以快速確定Xilinx芯片的工作溫度是否正常。本文通過設計XADC的控制方式來準確輸出芯片內(nèi)部的各種參數(shù)。首先用Matlab模擬一組外界溫度、電壓等參數(shù)，再用ISIM仿真出結(jié)果，與預期效果一致，然后將主程序下載到芯片中，芯片在250 M時鐘下高速工作，從上位機中可以觀察到準確的結(jié)果。通過另一種方式，使溫度、電壓等參數(shù)通過JTAG鏈傳輸?shù)缴衔粰C，發(fā)現(xiàn)通過兩種方式獲取的結(jié)果一致。讓FPGA工作在一個良好的狀態(tài)，以實時監(jiān)測FPGA內(nèi)部環(huán)境的變化，對于利用FPGA實現(xiàn)的設備具有重要價值。此舉可以防止芯片損壞，延長芯片壽命，保證系統(tǒng)的完整性[2] 并節(jié)約成本。

1 XADC的工作原理

1.1 XADC的結(jié)構(gòu)組成

7系列FPGA 中XADC模塊包含兩個采樣率為1 MSPS，輸出為12位的雙端口ADC芯片和片上傳感器。這兩個ADC為各種應用開發(fā)設計提供了通用的和高精度的模擬接口。XADC的結(jié)構(gòu)原理圖[3]如圖1所示。

該結(jié)構(gòu)主要由溫度傳感器、電壓傳感器、多路選擇器、ADC、控制寄存器、狀態(tài)寄存器、可重配置動態(tài)端口（DRP）組成。

1.2 溫度傳感器

溫度傳感器的傳輸函數(shù)如圖2（a）所示。圖中溫度傳感器工作在單極性模式下，ADC的量程編碼范圍為000h～FFFh，輸入的電壓范圍為0～1 V。電壓的LSB為1V/212=224 μV，對應的溫度LSB約為0.123°C。

1.3 電壓傳感器

7系列FPGA芯片中XADC內(nèi)部的電壓傳感器可以采集FPGA的VCCINT，VCCAUX，VCCBRAM。電壓傳感器的傳輸函數(shù)[5]可參考公式（3），理想狀態(tài)下其傳輸函數(shù)如圖2（b）所示。ADC的量程編碼范圍為000h～FFFh，對應的輸入電壓值范圍為0～3 V，在實際應用中，這個范圍超出了供電電壓的范圍，但FPGA可以提供映射到這個范圍內(nèi)的測量方法。因此內(nèi)核電壓值為1 V時，其對應的輸出編碼值為1/3×4 096=1 635=555 h，電壓的LSB為0.732 mV。

2 XADC的配置方法

XADC通過DRP與外界進行數(shù)據(jù)交換，外界可通過兩種模式[6]訪問DRP，即FPGA邏輯端口和JTAG TAP，本設計方案中采用FPGA端口模式配置XADC。XADC中包含一個64×16 b的只讀狀態(tài)寄存器和一個64×16 b的讀寫控制寄存器。DRP允許用戶通過地址線DADDR[6：0]（00h～7Fh）來訪問這128個寄存器。其中，前64個地址即00h～3Fh用于訪問狀態(tài)寄存器，后64個地址即40h～7Fh用于訪問控制寄存器。

狀態(tài)寄存器存儲了傳感器和外部模擬通道經(jīng)過ADC轉(zhuǎn)換后的數(shù)據(jù)，所有的傳感器和外部通道輸入的數(shù)據(jù)都有一個唯一的通道地址，每一個通道的轉(zhuǎn)換結(jié)果被存儲在固定位置，和DRP共用相同的地址。由于狀態(tài)寄存器存儲的數(shù)據(jù)為16 b，而ADC轉(zhuǎn)換的數(shù)據(jù)為12 b，因此傳感器的轉(zhuǎn)換結(jié)果被XADC修正為16位后存儲在對應的地址中，其中ADC的轉(zhuǎn)換結(jié)果被存儲在高12位，低4位為修正后的數(shù)據(jù)。XADC有一個內(nèi)置的修正功能，通過例化相應的轉(zhuǎn)換通道如08h，09h，30h，31h，可自動計算這些修正系數(shù)。在默認模式下，XADC能自動運行此功能，在其他模式下需要通過配置寄存器41h開啟。

控制寄存器可以用于配置XADC的工作模式，其所有功能均由這些寄存器控制。控制寄存器可以根據(jù)XADC的屬性例化，即XADC可以在一個預定義的模式下啟動。本設計中主要配置地址為40h，41h，42h的控制寄存器，分別為R0，R1，R2。當XADC工作時，這些寄存器可以通過軟處理器或狀態(tài)機修改其中的參數(shù)，從而隨時改變XADC的工作模式。圖3所示為配置寄存器R0，R1，R2的位域。

3 監(jiān)測系統(tǒng)的實現(xiàn)

3.1 XADC的I/O端口說明

本方案中的監(jiān)測系統(tǒng)主要通過控制XADC模塊來實現(xiàn)所需的功能[7]。XADC模塊的原理框圖如4所示。DI[15：0]表示DRP輸入數(shù)據(jù)，DO[15：0]表示DRP輸出數(shù)據(jù)，DADDR[6：0]表示DRP輸入數(shù)據(jù)地址，DEN表示DRP輸入使能信號，DWE表示DRP輸入寫使能信號，DCLK表示DRP輸入數(shù)據(jù)時鐘，DRDY表示DRP輸出數(shù)據(jù)準備信號，RESET表示XADC異步復位信號，RESET將被同步拉高到DCLK或者內(nèi)部配置的時鐘（當DCLK停止時），CONVST表示ADC轉(zhuǎn)換開始，此信號僅用在突發(fā)采樣模式，CONVSTCLK表示ADC轉(zhuǎn)換時鐘，配合CONVST信號工作。VP、VN表示專用的模擬輸入差分信號，在設計中不用這對信號時應將引腳接地。VAUXP[15：0]、VAUXN[15：0]表示16對模擬輸入差分信號，可以通過JTAG端口進行預配置，ALM[0]～ALM[3]分別表示溫度報警信號輸出，內(nèi)核電壓報警信號輸出，輔助電壓報警信號輸出，塊存儲器電壓報警信號輸出。ALM[4]～ALM[6]表示其他電壓報警信號輸出，僅支持Zynq-7000 AP SoC系列器件，ALM[7]表示前六個報警信號的“或”，OT表示超高溫報警信號輸出，MUXADDR[4：0]表示將要被轉(zhuǎn)換的序列的下一通道地址，工作在外部多路輸入模式下，CHANNEL[4：0]表示當ADC轉(zhuǎn)換結(jié)束后當前轉(zhuǎn)換結(jié)果輸出的通道，EOC表示ADC轉(zhuǎn)換結(jié)束，高電平有效；EOS表示在自動通道序列模式下，來自最后一個通道的轉(zhuǎn)換結(jié)果被寫入狀態(tài)寄存器，高電平有效；BUSY表示ADC處于轉(zhuǎn)換狀態(tài)，高電平有效；JTAGLOCED表示DRP工作在JTAG模式，此時為高電平，JTAGMODIFIED表示JTAG向DRP寫數(shù)據(jù)，此時為高電平，JTAGBUSY表示JTAG與DRP正在發(fā)生數(shù)據(jù)交換，此時為高電平。

3.2 系統(tǒng)狀態(tài)機的設計

本方案包括對XADC的例化和狀態(tài)機設計[8]，狀態(tài)機設計的目的是產(chǎn)生XADC工作的狀態(tài)時序，是設計中最關鍵的部分，針對本設計狀態(tài)機完成的功能產(chǎn)生相應的DEN_IN和DADDR_IN信號。針對本設計，狀態(tài)機產(chǎn)生的地址信號分別為00h、01h、02h、20h、21h、22h、24h、25h、26h，分別表示對狀態(tài)寄存器中平均溫度、平均內(nèi)核電壓、平均輔助電壓、最大溫度、最大內(nèi)核電壓、最大輔助電壓、最小溫度、最小內(nèi)核電壓、最小輔助電壓數(shù)值的訪問，并且在適當時機使DRP端口的信號有效，即DEN_IN=1。

狀態(tài)機的實現(xiàn)方案如圖5所示。首先狀態(tài)機等待觸發(fā)信號EOS_OUT，當觸發(fā)信號EOS_OUT的上升沿到來時，DRP通過DADDR_IN向XADC寫入平均溫度的地址00h，同時DEN_IN保持一個時鐘的高電平，然后狀態(tài)轉(zhuǎn)移到讀取平均溫度的值，如果DRDY_OUT為高電平，則狀態(tài)轉(zhuǎn)移到下一狀態(tài)寫最大溫度的地址，否則狀態(tài)保持為讀平均溫度的值；當狀態(tài)機進入寫最大溫度的地址時，DRP寫入地址20h，同時DEN_IN保持高電平，然后狀態(tài)轉(zhuǎn)移到下一狀態(tài)讀最大溫度的值，如果DRDY_OUT為高電平，則狀態(tài)轉(zhuǎn)移到下一狀態(tài)寫最小溫度的地址，否則保持當前狀態(tài)，狀態(tài)機依照此規(guī)律依次進行狀態(tài)轉(zhuǎn)移，將需要的數(shù)據(jù)依次讀取出來，待讀完最小輔助電壓這一數(shù)據(jù)后，狀態(tài)機進入等待狀態(tài)，直到下一個觸發(fā)信號EOS_OUT上升沿的到來才啟動下一次循環(huán)。XADC狀態(tài)轉(zhuǎn)移圖如圖5所示。

3.3 監(jiān)測系統(tǒng)的實現(xiàn)

編寫完代碼，經(jīng)ISE14.7綜合后，系統(tǒng)的RTL圖如圖6所示。可以通過Xilinx公司的ISIM軟件[9]進行功能仿真，仿真的目的在于對狀態(tài)的時序進行驗證，確保功能正確。仿真結(jié)果如圖7所示。在仿真過程中模擬了FPGA內(nèi)部的溫度、電壓值，圖中數(shù)據(jù)均為無符號數(shù)，比如地址33對應21h，存儲的相應數(shù)據(jù)為最大溫度49 173，轉(zhuǎn)化為實際溫度為105℃=（49 173×503.975）/65 536 – 273.15（℃）（為修正值），此時的溫度已超過了預定的溫度值85℃，因此輸出的USER_TEMP_ALARM_OUT為高電平，總告警信號 ALARM_OUT也為高電平。

4 結(jié) 語

將綜合、布局布線后生成的配置文件下載到FPGA中，運行設備，用ChipScope進行在線測試，系統(tǒng)運行后即可觀察到FPGA內(nèi)部的溫度、電壓值等，關閉設備的散熱風扇，當設備運行了大約2個小時后，系統(tǒng)發(fā)出告警信號，同時在主機上可以觀察到相應的信號。其中通過FPGA端口和JTAG兩種方式讀取的2組溫度電壓參數(shù)如表1所列。經(jīng)過長時間的測試，此系統(tǒng)可以穩(wěn)定工作，同時找出整個設備在工作過程中存在的問題，使工程順利完工，達到工程中所要求的性能和指標。

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