實時修正對時服務器秒脈沖的硬件實現方法

鄭拓夫,楊 超,閆志輝

(許繼集團有限公司電氣技術中心，河南 許昌 461000)

實時修正對時服務器秒脈沖的硬件實現方法

鄭拓夫,楊 超,閆志輝

(許繼集團有限公司電氣技術中心，河南 許昌 461000)

為滿足新一代智能變電站技術規范的要求，使變電站安全穩定運行，并為時間同步裝置提供穩定可靠的秒脈沖，提出了一種完全通過硬件實現的秒脈沖修正方法。該方法基于數字鎖相環技術，對現有對時服務器的秒脈沖修正技術進行了優化。在FPGA內部以恒溫晶振為激勵，通過修正策略實時修正晶振分頻秒脈沖的相位，使其與基準信號之間的相位差趨于零，且將每次修正的步長增量控制在納秒級別。該方法在時間同步裝置中得以應用，不但簡化了現有修正方法的邏輯電路，而且提高了輸出信號的精度和穩定度，可保證整個變電站系統的安全穩定運行。

智能變電站; GPS; FPGA; 數字鎖相環技術; 秒脈沖; 實時修正; 恒溫晶振

0 引言

根據新一代智能變電站技術規范要求，時鐘同步裝置需同時接收全球定位系統(global positioning system，GPS)和北斗衛星導航系統兩種基準信號[1]，以及IRIG-B碼等同步信號。在運行過程中，時鐘源信號切換或守時至同步狀態時，秒脈沖(pulse per second,PPS)輸出穩定，跳變不超過0.5 μs，對于異常抖動需糾錯、擬合；在鎖定及守時狀態下，PPS輸出跳變不超過0.1 μs[1]。

過程層合并單元、間隔層保護測控等裝置，其數據采集方式極其依賴外部同步輸入信號[2-3]，如秒脈沖或者IRIG-B[4]。一旦外部輸入丟失或者抖動就會造成采樣數據的不同步，進而影響保護裝置的判據，甚至可能引起拒動或者誤動，并導致測控裝置和電度表等設備計算錯誤[3]。

因此，時鐘同步裝置提供穩定可靠的秒脈沖輸出，是滿足規范要求以及消除變電站穩定運行隱患的必要手段。

現有的利用高精度晶振對授時基準源信號實時修正法[5-6]，其補償方案計算較復雜，樣本數據量較大，對CPU的計算能力有較高要求，且精度不高(0.1 μs)。基于數字鎖相環技術的秒脈沖產生方法[7]，其邏輯電路較為復雜，硬件開銷較大，需要CPU配合才能實現。

本文基于以上技術并加以改進，對現有對時服務器的秒脈沖修正技術加以優化。在FPGA內部，以恒溫晶振為激勵，通過修正策略實時修正晶振分頻秒脈沖的相位，使其與基準信號之間的相位差趨于零；且將每次修正的步長增量控制在納秒級別，從而簡化現有修正方法的電路邏輯，提高輸出信號的精度和穩定度。

1 原理概述

GPS和北斗授時源等基準信號與協調世界時間(coordinated universal time ，UTC)基準存在一定的隨機誤差，且服從正態分布[8-9]，但其累計誤差幾乎為零，可忽略不計。

恒溫晶振具有很高的頻率穩定度，尤其在內部溫度上升到一定范圍后，其工作頻率幾乎穩定不變，所以通過恒溫晶振分頻得到的秒脈沖的隨機誤差可忽略不計。但是隨著時間的增加，其累計誤差也會增大[7-10]。基于該理論的實時修正秒脈沖法，以授時源基準信號為參考，實時修正晶振分頻秒脈沖的累積誤差，從而使輸出的秒脈沖信號穩定、可靠。

本文對該修正方法進行了優化，采用恒溫晶振與FPGA相結合的方法，在FPGA內部實現整個修正過程。FPGA內部延時小、運行速度快，邏輯實現具有高實時性和高穩定性；恒溫晶振在FPGA內部可倍頻為百兆頻率，也保證了納秒級別秒脈沖的精度。整個修正方法以FPGA內部高穩定度的計數器為實現基礎，獲得晶振分頻秒脈沖與基準信號的相位差與頻率差，并依據一定的修正策略實時修正晶振分頻秒脈沖的輸出步長，且每次輸出的跳變都可達到納秒級別，完全滿足規范的要求。

2 方案設計

2.1 秒脈沖的產生

本文提出的方法通過基準信號選擇、守時和秒脈沖修正三個功能模塊配合實現。系統結構如圖1所示。

圖1 系統結構圖

基準信號選擇模塊功能簡單，負責對所有授時源輸入信號依次進行質量分析，以選擇并輸出當前質量最優的基準同步秒脈沖信號。最優基準秒脈沖信號的選擇策略，是按照優先級依次查詢各個輸入信號的同步狀態(次序為：GPS、北斗、IRIG-B、其他同步信號、守時信號)，選擇當前優先級最高的同步輸入源作為基準信號。

守時模塊完成裝置在所有授時源失步狀態下的自守時功能[10]，也可認為是基準信號選擇模塊的一個輸入源。該功能在對時服務器中已得到廣泛應用，且在許多文獻中均有闡述，本文不再贅述。

秒脈沖修正模塊是整個方法實現的核心，它的主要功能是，利用恒溫晶振產生分頻秒脈沖，并將其反饋回該模塊輸入源與SynPPS進行相位比較，然后根據修正策略實時修正相位偏差，最終消除基準源切換或狀態切換過程中存在的抖動隱患。

2.2 秒脈沖時標的獲取

在秒脈沖修正模塊產生一種高精度和高穩定度的計數器，即在恒溫晶振時鐘的每個上升沿，自動加一，直至溢出翻轉或者在秒脈沖上升沿清零并重新計數。

該類型計數器近似一個走時穩定的工作時鐘，可作為標稱秒脈沖之間相位關系的坐標軸。在每一個秒脈沖的上升沿時刻截取當前計數器的值，作為當前時刻的時標，從而對秒脈沖之間的相位差、步長差以及秒脈沖的輸出時刻進行量化。

本方案產生了兩個該類型計數器Osc_Tick和Syn_Tick。 Osc_Tick穩定走時，直至溢出翻轉，用來獲得每一個秒脈沖間隔計數，以及控制其輸出步長和輸出時刻； Syn_Tick穩定走時，在SynPPS的每一個上升沿清零，用來標稱PPS與SynPPS之間的相位關系。

2.3 秒脈沖的修正

秒脈沖修正的實質是步長修正。根據秒脈沖上升沿的相位關系以及秒脈沖間隔計數的數學關系，修正步長。修正的最終手段是增加或者減少輸出秒脈沖的計數間隔，即每秒的步長。

2.3.1 間隔獲取

通過Osc_Tick可獲得秒脈沖上升沿的時標(T1為SynPPS的時標，T2為PPS的時標)，秒脈沖間隔示意如圖2所示。

圖2 秒脈沖間隔示意圖

SynPPS的秒脈沖間隔可根據前后兩秒上升沿的時標差得到，如式(1)所示：

(1)

同理，PPS的秒脈沖間隔ΔT2如式(2)所示：

(2)

2.3.2 相位比較

授時源切換后， SynPPS與PPS的相位關系如圖3所示。圖3中，θ為PPS與SynPPS的相位差。

圖3 SynPPS與PPS相位關系圖

Syn_Tick在SynPPS的上升沿清零，即T1時刻，Syn_Tick=0，則PPS上升沿時刻T2換算成Syn_Tick時標后，應為θ。

如圖3(a)所示，PPS落在Syn_Tick坐標軸的前半周期(設ΔT1為整周期)時，表示PPS滯后SynPPS。將其轉換為數學表達式，即θ需滿足式(3)。

(3)

相反，PPS落在Syn_Tick坐標軸的后半周期，即θ滿足式(4)時，可認為PPS超前SynPPS，如圖3(b)所示。

(4)

由于SynPPS存在一定隨機誤差，每一秒的間隔計數無法保持一致[6]，因此PPS的每次間隔調整，都不能保證其下一秒輸出與SynPPS完全等相位。新一代智能變電站技術規范要求，輸出秒脈沖上升沿的時間準確度δ≤1 μs[1]，即可認為，當θ滿足式(5)時，兩者同相位。

(5)

2.3.3 步長調整

(6)

(7)

PPS經過修正后，與SynPPS逐步達成同相位關系，但若此刻PPS的間隔計數ΔT2與SynPPS的間隔計數ΔT1之差α(兩者之差的絕對值，如式(8)所示)較大，則即使此刻兩者實現了相位同步，最終也會因間隔計數ΔT2的超調或者欠調而導致PPS跟隨失敗。

α=|ΔT2-ΔT1|

(8)

3 方案實現

PPS修正過程如圖4所示。

圖4 PPS修正過程示意圖

圖4(a)表示時鐘同步裝置在授時源全部失步進入守時狀態后，輸出秒脈沖PPS上升沿滯后基準秒脈沖SynPPS 3.5 μs左右的情況。重新恢復授時源同步狀態后，若直接跟隨其輸出，會存在一個大約3.5 μs的抖動。該結果不符合規范要求。

根據以上修正策略，將參數設置為δ=0.1 μs、ω=10 ns、α=20 ns，實時修正PPS的輸出步長，漸進跟隨SynPPS，直至達到相位一致。灰色部分為同步恢復后，PPS不斷自我修正并最終達到與SynPPS相位一致的過程。在整個修正過程中，輸出秒脈沖穩定可靠，每次步長增量保持在10 ns，完全滿足規范要求。

圖4(b)是 PPS超前SynPPS的狀況下，外部授時源恢復同步狀態后，兩者相位趨于恢復一致的過程。

4 結束語

本文基于數字鎖相環技術，對現有實時修正輸出秒脈沖的方法加以改進，在不借助軟件手段的條件下，完全通過FPGA硬件邏輯的高實時性以及恒溫晶振的高穩定性得以實現。參考外部授時源的基準信號，實時修正FPGA內部產生的晶振分頻秒脈沖，使兩者相位最終達到一致。整個修正策略以FPGA內部產生的計數器為基礎，準確量化了秒脈沖與基準信號之間的相位關系和頻率關系，同時也將輸出信號的精度控制在了納秒級別，完全符合規范的要求。

該硬件實現方法簡化了現有對時服務器的秒脈沖修正邏輯，降低了相應的硬件開銷，提升了裝置輸出的穩定度、精度和應用價值，并且已在新一代對時服務器中得到了示范應用，完全滿足了新一代智能變電站設計規范對時鐘同步裝置的性能要求。

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[10]黃翔,江道灼.GPS同步時鐘的高精度守時方案[J].電力系統自動化,2010,34(18):74-77.

Hardware Implementation Method for Amending PPS of Time Synch Server in Real Time

ZHENG Tuofu,YANG Chao,YAN Zhihui

(Electric Technology Center, XJ Group Corporation,Xuchang 461000,China)

In order to meet the requirements of the technical specifications for new generation of smart substations,make the substations run more safe and stable,and to provide stable and reliable second pulse for time synchronization device,a hardware implementation method for amending pulse per second(PPS) is proposed.The method is based on digital phase locked loop technology,and optimizes the existing amending technologies for time sync server.Inside FPGA,with the thermostatic crystal oscillator as excitation,through the amending strategy,the phase of the crystal frequency division second pulse is corrected in real time,thus the phase difference from the reference signal tends to zero,and the step size of increment for each amendment is in nanosecond level.The method is applied in time synch device,it simplifies the logical circuit of existing method,and improves the accuracy and stability of output signal; this ensures safe and stable operation of the whole substation.

Smart substation; GPS; FPGA; Digital phase locked loop technique; Pulse per second(PPS); Real-time amendment; Oscillator

鄭拓夫(1985—)，男，碩士，工程師，主要從事智能變電站過程層設備、站用對時服務器等產品的研發。E-mail:15237443589@139.com。

TH86;TP29

A

10.16086/j.cnki.issn 1000-0380.201702023

修改稿收到日期:2016-08-27