智能攝像系統視頻采集模塊的嵌入式結構

李 歡，師 衛，王 昊

（太原理工大學信息工程學院實驗室，太原030024）

智能攝像系統視頻采集模塊的嵌入式結構

李 歡，師 衛*，王 昊

（太原理工大學信息工程學院實驗室，太原030024）

介紹的是智能相機的實時視頻采集模塊的嵌入式結構，可實現實時監控。嵌入式結構用賽靈思ML-507平臺來進行開發。平臺包含Virtex-5 FXT FPGA設備，FPGA結構中內嵌PowerPC440處理器，旋轉變焦（PTZ）攝像機和VGA監視器與該平臺連接。接口使用板上VGA輸入視頻編解碼器和DVI發射器芯片。芯片的控制寄存器用嵌入式PowerPC440處理器配置。應用軟件用C語言編寫。完成了視頻的采集、傳輸、顯示，分辨率為640像素×480像素。連接與處理能力高，消耗的FPGA資源占18%，剩下的FPGA資源足夠實現視頻處理應用的開發。

嵌入式結構；智能攝像系統；賽靈思ML-507平臺；視頻采集模塊

實時圖像和視頻的處理算法是非常消耗資源的［1-3］。傳統的PC或者基于DSP的系統，在大多數情況下，不適合運用這些受實時條件約束的算法。在可用的視頻幀速率下工作時，這些系統不能實現所需或者預期的高性能。因此，常常需要設計專用的嵌入式結構。圖像和視頻處理算法的結構體系需要處理大量的實時數據，因此，大多數系統都需有并行處理的基本特性。近來，嵌入式系統設計中基于FPGA的應用變得日漸突出，FPGA有豐富的邏輯資源［4］。FPGA處理能力非常高，并且在很多應用和標準下都能實現編程［5-6］。現在的FPGA資源非常多，并且很容易就能完成許多處理操作［7-11］。

本文設計了一個可實時采集視頻的嵌入式結構，它是智能攝像系統的一個重要組成部分。

1 智能攝像系統

智能攝像機捕捉圖像或視頻流，把他們轉換成數字模式，處理和編譯實時獲取的數據，并且做出明智的決策。它捕捉呈現出的高級場景，并且對感知到的信息進行實時分析［12-13］。智能攝像系統的框圖如圖1所示。

圖1 智能攝像系統的框圖

智能攝像機包含一個可以在視頻監控區域捕捉實時視頻的視頻攝像機，同樣，它有一個通信接口來傳輸和顯示處理結果。為了從視頻流中提取信息，需要挑選一個圖像和視頻采集模塊。它儲存著應用所需的視頻數據。圖像和視頻采集模塊從提取到的視頻中獲取數據，將其提供給特定應用的數據處理單元，數據處理單元根據應用需要的算法來依次處理數據，并為攝像機提供必要的控制信號來繼續捕捉監控區域的視頻。我們已經為智能攝像系統的圖像和視頻采集模塊設計了一個嵌入式結構。下一節來詳細地說明設計過程。

2 視頻采集的嵌入式結構

在硬件設計中的流程為：（1）、分析需求；（2）確定方案；（3）、分析設計各硬件模塊；（4）交付廠家制板；（5）、焊接元器件；（6）、調試模塊；（7）解決出現的問題。

嵌入式結構的設計基于賽靈思ML-507平臺，它提供了功能豐富的通用評價和開發平臺，包括板上存儲器和行業標準的連接接口，還提供了一個通用的嵌入式應用開發平臺。外形如圖2所示。

圖2 ML-507平臺外形

結構特性如下：

（1）XC5VFX70TFFG1136；

（2）DDR2 SODIMM（256 Mbyte）小型雙面引腳內存；

（3）ZBT SRAM（1 Mbyte）：8兆零總線周轉期靜態存儲器，其分時特性具有一定智能性，能使芯片分時與用戶的系統相適應；

（4）Linear Flash（32 Mbyte）：線性閃存；

（5）System ACE?CF technology（CompactFlash）：由2部分組成：一個是ACE控制器，另一個就是用于存儲的CF卡（由2部分組成：一是CF卡控制器，二是CF卡仲裁器。CF卡控制器不僅用來檢測和維護CF卡設備的狀態，而且還處理所有的CF設備的訪問總線周期及提煉和執行CF命令（如軟復位、讀/寫段）等。CF卡仲裁器決定微處理器和配置JTAG控制器哪一個來訪問CF卡的數據緩沖）；

（6）Platform Flash：每兆比特配置的成本最低，每兆比特的面積最小，利用VO20和FS48封裝縮小了配置器件所占用的電路板空間，一個配置存儲器系列，密度范圍介于1 Mbyte和32 Mbyte之間，簡化了生產流程，并且降低了庫存成本，可多存儲50%的位，允許使用密度更小、成本更低的配置存儲器，在系統可編程性，簡化了生產流程和電路板測試，輕松實現現場升級，SelectMAP模式（PDF）通過突發增量為8 bit的比特流來縮短FPGA配置時間，寬密度范圍和靈活性，提高了器件的高密度范圍內的有效配置存儲器密度；

（7）SPI Flash：串行外圍設備接口是一種常見的時鐘同步串行通信接口；

（8）JTAG programming interface：JTAG編程接口；

（9）external clocking（2 differential pairs差分線對）：外部時鐘；

（10）USB（2）：主機和外圍連接；

（11）PS/2（2）：連接鼠標和鍵盤；

（12）RJ-45：10/100/1000MbpsRJ45接口網卡；

（13）RS-232（Male）：串行通信端口，相連于產生兼容RS232規范信號的電路。RS232標準定義邏輯“1”信號相對于地為-3 V～-15 V，而邏輯“0”相對于地為+3 V～+15 V；

（14）Audio In（2）：音頻輸入，連接麥克風；

（15）Audio Out（2）：音頻輸出，連接放大器、數字式的音頻輸出、壓電揚聲器；

（16）Rotary encoder：旋轉編碼器；

（17）Video Input：視頻輸入；

（18）Video（DVI/VGA）output：DVI或VGA接口的視頻輸出，VGA模擬信號的傳輸比較麻煩，首先是將電腦內的數字信號轉換為模擬信號，將信號發送到LCD顯示器，而顯示器再將該模擬信號轉換為數字信號，形成畫面展示在大家面前，中間的信號丟失嚴重，雖然可以通過軟件的方法修復部分畫面，但是隨著顯示器的分辨率越高畫面就會越模糊。一般模擬信號在超過1 280像素×1 024像素分辨率以上的情況下就會出現明顯的誤差，分辨率越高越嚴重而DVI數字接口可以直接將電腦信號傳輸給顯示器，中間幾乎沒有信號損失，不過在800像素×600像素這種分辨率下，和模擬信號的效果幾乎沒有差別，所以許多人覺得DVI接口沒用處。但是在1 280像素×1 024像素以上分辨率的情況下，DVI數字接口的優勢就表現出來了，畫面依舊清晰可見，而VGA接口則出現字跡模糊的現象。DVI接口最高可以提供8 Gbit/s的傳輸率，實現1 920像素×1 080像素/60 Hz的顯示要求，高分辨率不僅能在3D電影特效泛濫的今天提供最佳電影畫質，更是3D圖形制作者的基本要求，因此DVI接口的普及將會是數字時代發展的必然趨勢；

（19）Single-ended and differential I/O expansion：單端和差分I/O接口擴展；

（20）GPIO DIP：通用可編程IO接口的DIP撥碼開關控制8個LED燈，來表明系統的狀態是Error還是OK，還控制著5個按鈕，GPIO提供通用I/O端口支持，當配置為輸入，用戶能檢測到狀態為輸入，當配置為輸出，用戶能把驅動狀態控制為輸出，還能在不同事件、中斷生成模式下產生EDMA的事件及CPU中斷。

（21）MII，GMII，RGMII，and SGMII Ethernet PHY interfaces：媒體獨立接口，它是IEEE-802.3定義的以太網行業標準。它包括一個數據接口，以及一個MAC和PHY之間的管理接口，應用于以太網硬件平臺的MAC層和PHY層之間的接口，是LXT972A芯片上接口。

（22）PCI Express?edge connector（x1 Endpoint）：點對點串行連接口，卡片邊沿聯接器：與從一側或兩側延伸到印刷電路板邊緣的引線盤或“插指”相配，以完成與電路板元件相連接的矩形連接器；

（23）GTP：SFP（1000Base-X）：1 000M SFP光模塊；

（24）GTP：SMA（RX and TX differential pairs）：SMA（RX和TX差分對）；

（25）GTP：SGMII：串行千兆媒體獨立接口；

（26）GTP：SATA（dual host connections）：SATA（雙主機連接）是一種電腦總線，主要功能是用作主板和大量存儲設備（如硬盤及光盤驅動器）之間的數據傳輸之用；

（27）GTP clock synthesis chips：時鐘合成芯片；

（28）Header for second serial port：二級串行端口頭；

（29）Second Platform Flash PROM（32 Mbit）for large device：大型設備的二級閃存；

（30）Mictor trace port：集成式跟蹤端口；

（31）BDM debug port：BDM調試端口；

（32）Soft touch port：軟接觸端口；

平臺的Virtex-5 FXT設備有一個內嵌Powre PC440處理器的核心［14］。PowrePC440處理器集成了32 kbyte指令和32 kbyte數據緩存，在550 MHz時鐘頻率下有高達1 100 DMI/S(Dhrystone Million Instructions Executed Per Second)的運算能力。有支持硬件加速的APU（輔助處理器單元）接口，還有縱橫式交換矩陣可實現很高的數據吞吐量。有多端口存儲控制器MPMC，利用MPMC不需要進行初始化、刷新等操作，將MPMC配置成DDR2 SDRAM控制器即可，利用基本的I/O讀寫函數對相應的地址進行讀寫。視頻采集模塊在Virtex-5 FPGA邏輯中應用，與必需的板上外圍設備連接，如圖3所示。

圖3 開發平臺的設置

采用TV5735芯片將視頻從PAL轉換成VGA制式，它在模擬和數字通道接收隔行或逐行掃描的視頻輸入和圖形輸入，如NTSC/PAL制式，1 080 pixel，1 080 pixel/720 pixel，以及SXGA等。轉化成VGA格式后先進行編碼，將VGA信號、立體聲音頻信號編碼，通過JPEG壓縮方式對各信號進行壓縮，成為數據流，傳輸到視頻處理平臺，經過處理后傳輸給解碼器，解碼器接收TS流，解壓輸出VGA信號、音頻信號，然后傳輸給VGA監視器。

本設計中圖像數據與主應用程序分開存儲，在擴展ROM區使用容量大的SDRAM芯片，用來存儲程序中需要使用的聲音和圖像數據；在主ROM區存放主應用程序，使用的是Flash芯片，由于Flash芯片耗電少，體積小，非易失存儲，并且有總線重寫入功能，容易進行程序的升級和修改，所以得到了廣泛的應用。

本設計通過實時DDR2存儲器和FPGA邏輯，使從攝像機到監視器的視頻流動變得容易。MT47H64M16HR-3E芯片封裝較小（FBGA-84），有利于硬件平臺的調試，并且與很多廠商生產的容量不同的DDR2芯片都可以做到管腳-管腳間的完全兼容，因此選用該芯片作為本次設計的DDR2存儲器芯片。MT47H64M16HR-3E芯片作為DDR2存儲器，主要完成的任務為：（1）完成顯示緩存；（2）對視頻數據進行存儲和恢復；（3）可以存儲視頻解碼模塊輸出的數字視頻數據；（4）存儲編碼過程中產生的中間數據；（5）存儲需要在內核中運行的代碼；（6）圖像數據臨時搬移、壓縮處理系統運行代碼的中間數據等都要使用DDR2存儲器。

設計的系統結構如圖4所示。它包括一個Xilinx ML-507 FPGA電路板，一個索尼旋轉變焦（PTZ）攝像機［15］，一個從PAL制到VGA的轉換器［16］和一個來顯示視頻輸出的VGA監視器。

圖4 視頻采集的系統結構

智能攝像系統需要模擬攝像機與FPGA電路板的接口技術。ML-507的VGA IN端口使用了這種技術。根據傳入視頻的分辨率和幀率，片上視頻解碼芯片寄存器使用IIC總線［17］。通過使用IIC總線控制器的底層設備驅動程序來實現。

ML-507板子的DVI OUT端口通過IIC總線配置片上視頻顯示控制器芯片寄存器［18］，然后與DVI監視器連接。應用軟件用C語言編寫，然后在Xilinx提供的獨立的軟件平臺上運行［19］。根據需要會使用已經開發出的應用程序編程接口API，同時也使用軟件平臺提供的一些應用程序編程接口API［20］。在嵌入式結構的片上外圍設備中有視頻解碼器（VDEC），Xilinx提供IP的顯示控制器（DC），比如多端口存儲寄存器（MPMC）［21］，數字時鐘管理器（DCM）［22］，Xilinx平臺工作室（XPS）IIC控制器，同時還有一些Xilinx Spartan-3A DSP視頻啟動工具包［23］的IP。

除了IP的多樣性，本架構還使用2種總線協議。當連接數量可選的PLB控制器時，128 bit的處理器局部總線協議為其提供了基本結構，它是整個處理器局部總線PLB系統的一部分。PLB通常連接高速外設、DMA存儲控制器，是片內的高速數據通道。第2種總線是存儲控制器接口（MCI），當PowerPC440微處理器與FPGA邏輯中的軟件存儲控制器傳輸信息時，它為其提供了接口。根據這些總線接口，外圍核心的詳細描述如下：

（1）XPC IIC CONTROLLER為許多應用普遍的設備提供低速兩線串行總線接口，它可以實現的功能有多路控制操作，動態的IIC控制器邏輯，信號濾波。XPS中斷控制器采用PLB接口，可以提供多達32個中斷輸入源、產生中斷輸出信號。

（2）視頻輸入核心

視頻輸入外圍設備核心提供了與模擬器件AD9980視頻解碼芯片的接口。AD9980能夠將模擬信號數字化，用于對復合視頻和RGB圖像信號的采集，包含帶1.25 V基準的三態ADC，鎖相環（PLL），增益、偏置、箝位控制均可編程。AD9880盡可能近的靠近VGA連接器，長的連線可能會受到更多的板上或其它外部噪聲影響，靠近AD9880的地方放置75 Ω的匹配電阻。在匹配電阻和AD9880之間過長的線路會增加發射，導致信號惡化。這個外圍核心從輸入芯片中獲取輸入信號，暫存這些信號并把這些視頻信號聚合到同一標準的總線中，通過總線與其他IP連接，然后進行處理。

（3）數據使能核心

數據使能外圍核心可為模擬流媒體提供可產生數據使能信號的設備。數據使能信號標記有效視頻的起始位置，有效視頻需要寫到外部存儲器。核心通過評估輸入的水平同步信號和垂直同步信號來實現標記，這兩種信號與基于VGA協議的前、后沿時鐘周期共同作用。PowerPC440處理器通過基于清晰度的PLB接口將邊緣值寫入碼塊。本地總線PLB接口提供3個64位數據總線和1個32 bit地址與指令緩存和數據緩存連接，其中的1個64 bit總線連接到指令緩存單元，另外2個64 bit總線連接到數據緩存單元，1個用來支持讀操作，1個用來支持寫操作。

（4）視頻幀核心

視頻幀外圍核心可實現幀緩存器中視頻幀的存儲。它將視頻數據寫入MPMC存儲控制器的視頻幀緩沖控制器（VFBC）端口。

（5）幀視頻核心

幀視頻外圍核心用于從存儲器中讀出視頻幀。它為顯示控制器外圍核心提供的像素時鐘頻率為25.175 MHz，這樣就可將頻率為60 Hz，分辨率為640像素×480像素的數字視頻顯示到DVI/VGA監視器上。

（6）顯示控制器核心

顯示控制器外圍核心可與Chrontel CH7301C DVI發射器裝置連接。它把產生的輸出數據傳輸到外部視頻設備核心，并把視頻數據的格式轉換成顯示控制器所能顯示的格式。

（7）多端口存儲控制器（MPMC）

MPMC是支持DDR2 SDRAM的可參數化存儲控制器。MPMC上有1到8個端口可用來訪問存儲器。它可與DDR2 SDRAM連接。視頻緩沖控制器（VFBC）是視頻數據的專用接口，也是MPMC的一個重要組成部分。它應用于視頻應用中，在此視頻應用中，硬件可對2D數據實現實時操作。無論外部存儲事件的大小和結構是怎樣，VFBC都可用自定義的IP來讀寫2D數據。它具有先入先出的異步獨立接口，可實現寫數據輸入、命令輸入和讀數據輸出的操作。

3 硬件設計流程及需要注意問題

在高速電路中，當信號的頻率大于30 MHz時，信號失真會比較嚴重，同時當信號的互連時延比信號邊沿反轉時間的20%還要大時，信號導線出現傳輸線效應，這個時候就不能忽略傳輸時延了，因為它會對電路的性能產生較大的影響，考慮到這些，電路板設計時應該注意以下方面：

（1）模塊化設計，為了縮短信號線的長度，相互聯系多的原件盡可能的就近放置。

（2）設計多層電路板，集成度越高，布線的密度越大，干擾就越強，所以多層設計是減小干擾的必要手段。

（3）地線盡可能近的打孔，接入地層，電源線的寬度也要加寬。

（4）手工布線。

本設計使用protel99se設計電路原理圖，進行PCB版設計。設計的是6層板，分別是頂層，底層，中間層1是地線層，中間層2和中間層4是信號層，中間層3是電源層。器件布局是很繁瑣的一項任務，但也是最重要的，需要考慮到晶振盡可能靠近器件，同時也要考慮高頻走線。

4 操作系統移植

把Linux系統嵌入到PowerPC處理器的流程如下：

圖5 視頻采集的系統結構

建立宿主機的開發環境，其中有Linux系統，移植所需packages，交叉編譯工具。然后及時Norflash啟動然后就是內核的移植與編譯。

（1）Linux系統選用的是 Ubuntu8.10（32-bit x86）系統，原因：開源的的自由軟件，方便；Debian的軟件包管理系統，方便刪除和安裝程序及軟件。

（2）移植中需要的軟件包：JDK、Git、所需的庫文件。在Ubuntu中通過#sudo apt-get install Libname可獲得常用軟件。

（3）用交叉編譯工具生成操作系統和Bootloader核心：下載交叉編譯工具鏈→解壓→設置系統環境變量。

（4）編寫Bootloader程序，然后下載到Norflash上，然后就是系統上電，然后是執行程序系統啟動。

Bootloader會設置中斷控制器、寄存器；對內存、CPU、數據和指令的指針和緩存進行初始化；關閉串行端口和中斷當啟動的時候，構造、設置參數。

（5）內核移植與編譯

解壓下載的 Linux內核（tar命令）→ 修改Makefile文件（make menuconfig命令）→配置內核選項→下載內核到PTZ攝像機→測試啟動→驗證文件系統等是否運行正常。

（6）根文件系統的制作

根文件系統的作用是：提供對目錄和文件的數據緩存、分層組織形式，控制對設備、數據文件的存取，對文件存取權限進行控制。一般情況下它包括的目錄有：/dev設備文件，/proc內核情況的映射，/etc系統配置文件存放，/lib共享函數庫，/boot引導加載程序使用的靜態文件，/sbin系統程序，/mnt其他磁盤系統掛接點，/bin基本應用程序，/usr其他工具以及用戶程序的存放處等目錄。文件系統構建過程：

5 結果與結論

從PTZ攝像機中采集RGB模擬格式的實時視頻，將采集到的視頻轉化成幀，并且通過多端口存儲控制器（MPMC）緩存到DDR2 SDRAM存儲器中。存儲的幀轉換成分辨率為640像素×480像素的VGA格式，并且在VGA顯示器上顯示。本架構使用的是Xilinx ML-507 FPGA板子。該平臺有性能極高的嵌入式處理模塊，先進的串行連接能力，創新的信號處理能力，還有可以大幅提高邏輯、嵌入式與DSP應用的整體系統設計效率的開發工具。系統實時性強、圖像處理效果良好，并具有設計簡單、應用靈活等特點［24］。

設計的采集視頻幀的完整設置如圖6所示。

圖6 本設計的完整設置

視頻采集模塊的嵌入式結構是設計任何圖像和視頻處理的應用的前提，這些應用使用了智能攝像機。在本設計中根據個體化原則，以信息流的方式傳輸視頻幀，緩存到外部DDR2 SDRAM存儲器中，然后通過FPGA結構中的硬件核心實現在VGA顯示器上的實時顯示。Xilinx Virtex-5 FX FPGA設備上的嵌入式PowerPC440處理器用來配置機載外圍設備。

本設計所有設備的利用率如圖7。從所有設備的利用率中可以明顯看出，除了PowerPC440處理器，FPGA消耗的資源大約占18%。用剩下的FPGA資源來實現實時視頻處理的應用，綽綽有余。

圖7 在設計中利用的全部裝置

6 小結

賽靈思嵌入式開發工具包的設計工具可以用來開發集成結構中所需的硬件和軟件。一些賽靈思廠家提供的IPs可自定義，這樣就可設計出FPGA結構中的硬件模型。嵌入式PowerPC440處理器中的IIC總線控制器具有底層設備驅動功能，因此可配置芯片的控制寄存器。從設備的利用率中可以看出，由于采用了基于視頻采集模型的嵌入式結構，使得剩余的FPGA資源足夠實現任何處理實時視頻的應用。本設計給出了系統各個模塊的硬件連接圖，系統軟件設計流程圖［25］，使用的是有線網絡接口，可以考慮開發無線網絡。可以采用給Linux內核打補丁的方式實現Android內核的移植。

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李 歡（1988-），女，碩士研究生，主要研究方向為電子與通信系統，嵌入式系統設計實現與研究；

師 衛（1956-），碩士生導師，主要研究方向為嵌入式系統、軟件設計等；

王 昊（1989-），男，碩士研究生，主要研究方向為信息與通信工程技術。

An Embedded Architecture for Implementation of a Video Acquisition Module of a Smart Camera System

LI Huan，SHI Wei*，WANG Hao
（Laboratory of Information Engineering Institute，Taiyuan University of Technology，Taiyuan 030024，China）

Presenting an embedded architecture for realtime video acquisition module，realtime monitoring of a smart camera is realized.The Xilinx ML-507 platform has been used to develop the proposed embedded architec?ture.The platform contains a Virtex-5 FX FPGA device having PowerPC 440 processor embedded in the FPGA fab?ric itself.A Pan-Tilt-Zoom（PTZ）camera and a VGA monitor have been interfaced with the platform.This interfac?ing uses on-board VGA input video codec and DVI transmitter chips.The control registers of these chips are config?ured using the embedded PowerPC 440 processor.The application software is written in C language.It completes the acquisition，transmission，display whose resolution is 640 pixel×480 pixel of video.Its connecting and process?ing capability is high，FPGA resource consumption accounts for 18%，so the rest of the FPGA resources is sufficient for the development of video processing applications.

embedded architecture；smart camera system；Xilinx ML-507 platform；video acquisition module

TN919.8

A

1005-9490（2016）06-1353-07

6430

10.3969/j.issn.1005-9490.2016.06.015

2015-11-21 修改日期：2015-12-20