一種新型的SOI MOSFET襯底模型提取方法*

周文勇，劉 軍，汪 潔

（杭州電子科技大學“射頻電路與系統”教育部重點實驗室，杭州310027）

一種新型的SOI MOSFET襯底模型提取方法*

周文勇，劉 軍*，汪 潔

（杭州電子科技大學“射頻電路與系統”教育部重點實驗室，杭州310027）

襯底寄生網絡建模和參數提取，對RF SOI MOSFET器件輸出特性的模擬有著非常重要的影響。考慮BOX層引入的體區和Si襯底隔離，將源、體和襯底短接接地，測試柵、漏二端口S參數的傳統測試結構，無法準確區分襯底網絡影響。提出一種改進的測試結構，通過把SOI MOSFET的漏和源短接為信號輸出端、柵為信號輸入端，測試柵、漏/源短接二端口S參數的方法，把襯底寄生在二端口S參數中直接體現出來，并開發出一種解析提取襯底網絡模型參數的方法，支持SOI MOSFET襯底網絡模型的精確建立。采用該方法對一組不同柵指數目的SOI MOSFET進行建模，測量和模型仿真所得S參數在20 GHz頻段范圍內得到很好吻合。

RF SOI MOSFET；襯底模型；測試結構；參數提取

隨著集成電路工藝技術的迅猛發展，半導體技術不斷向高集成、低功耗、高速度的方向發展，器件特征尺寸日趨減小，器件襯底效應的體硅技術將難以滿足上述要求［1］，由于SOI（Semiconductor On Insu?lator）器件具有抗輻照、低功耗、高頻和耐高溫等優點，可以滿足航空航天、通信、移動電子等的技術需求，SOI技術已經成為低壓低功耗、高性能CMOS集成電路應用的主流技術［2-3］。

半導體產業誕生于20世紀70年代，到了20世紀80年代，系統規范牢牢地掌握在系統集成商手中。摩爾1965年提出的晶體管每兩年一次更新換代的“摩爾定律”，以及丹納德1975年提出的“丹納德定律”，促進了半導體產業的成長，一直到21世紀初，這是傳統幾何尺寸的按比例縮小時代。進入等效按比例縮小時代的基礎是應變硅、高介電金屬柵極、多柵晶體管、化合物半導體等技術。信息處理技術正在推動半導體產業進入更寬廣的應用領域，器件成本和性能將繼續與互補金屬氧化物半導體（CMOS）的維度和功能擴展密切相關。

高速電路使用bipolar技術時，CMOS大規模IC才剛起步。而伴隨著CMOS技術在性能、功耗、價格等方面優勢逐漸顯現，bipolar就自動成了備胎選擇。在下一個新生代誕生前，CMOS的發展仍不斷開創，如SOI投入量產。體硅器件特征尺寸（主要指柵長）減小至亞100 nm領域，工藝加工的復雜程度愈來愈大，使得消耗的資金成本也是逐步增加，體硅的集成電路速度明顯放緩。若想確保納米尺寸的體硅工藝場效應晶體管工作正常，必需繼續減小對應的柵氧厚度，進一步加大溝道中的摻雜濃度。然而，柵氧化層太薄不僅導致泄漏電流不斷增加，而且使載流子的遷移率衰退，最終導致體硅場效應管性能隨著尺寸減小而下降。而SOI技術采取的是超薄硅膜及中央帶隙的柵技術，溝道區低摻雜濃度仍能適應尺寸縮小的器件。通過減小硅膜厚度可降低關態泄漏電流，而且還放寬了對柵氧化層厚度的要求，這些都使得SOI有了更好的存在價值。

Spice模型是實現半導體器件在Cadence等商用仿真器中可用的基礎，SOI MOSFET Spice模型［4］的開發一直沒有停歇，也遠未達到成熟。由加州大學伯克利分校的Pin Su提出的閾值電壓基BSIMSOI［5］被建模委員會選為工業標準模型，其涵蓋了SOI器件的部分耗盡型和全耗盡型兩種類型的器件特征，并保留了BSIM3v3中的物理特性以及平滑處理方式，保證了參數兼容性問題。而另一常用的表面勢基PSPSOI模型是在最新工業標準的體硅模型PSP模型框架上制定的。除了從PSP模型中繼承了基于物理的方程和可縮放性，PSPSOI模型能夠表征SOI特有的浮體效應、寄生三極管模型、自熱效應。與體硅CMOS相比，SOI結構在襯底加了薄絕緣層，當工作頻率不高時，SOI結構的襯底寄生損耗可以忽略。但隨著工作頻率的增加，特別是考慮RF輸出特性時襯底損耗不可忽略。因此，無論是以BSIMSOI還是以PSPSOI為基礎的MOSFET器件的襯底寄生網絡建模和參數提取都顯得極其重要。

迄今為止，SOI MOFET器件在RF頻段的襯底模型和參數提取方法，未能達到統一。已報道的文獻中，文獻［6］僅用一個單一的電阻表征襯底寄生，和器件真實物理結構無法對應。文獻［7-8］中，采用電阻、電容的并聯結構表征襯底容性和阻性寄生，未能給出可信的模型參數提取方法。文獻［9］則采用四端口的測試技術獲取襯底寄生，但存在測試成本高、模型提取算法推導復雜等問題。

本文提出一種新的測試結構，支持RF SOI MOSFET襯底寄生網絡精確提取，該測試結構將晶體管的漏和源短接作為信號輸出端，并使體開路，此時襯底寄生網絡高頻特性直接在測試所得二端口S參數的輸出特性中體現出來。通過開發出的解析提取方法，可精確獲取SOI器件襯底寄生參數。模型和模型參數提取方法采用了一組相同柵長、單指柵寬尺寸、不同柵指數目器件進行驗證，測量和模型仿真所得S參數在20 GHz頻段范圍內得到很好吻合。

1 器件等效拓撲結構分析

對常見SOI MOSFET器件，本文提出的RF SOI MOSFET的等效電路模型拓撲結構如圖1所示。圖中Rd和Rs為漏/源電阻，電阻值和柵寬成反比，Rg為柵電阻，Lg，Ls和Ld。為柵、源、漏引線電感。Cgs和Cgd分別為柵-源、柵-漏版圖寄生電容，通常由覆蓋電容和邊緣電容組成。Cds為漏與源寄生電容，Cgb為柵體寄生電容。由BOX層和Si襯底形成的背柵MOS、與柵、源、漏之間的寄生電容采用電容Cge，Cde，Cse表示。對Si襯底引入的容性和阻性寄生，采用電容、電阻并聯網絡表征。

SOI MOSFET器件射頻特性測試通常采用二端口測試結構，測試結構設計中，多采用源、體短接接地，柵、漏為信號輸入、輸出端的方式進行測試。由于源、體短接，襯底寄生網絡被短路，襯底效應無法在二端口S參數中體現出來，造成模型參數提取困難。為此，報道文獻開始采用四端口網絡分析儀，把SOI MOSFET測試結構設計為三、四端口測試，而后提取襯底網絡。采用多端口（三、四端口測試）需要采用如GSGSG探針、并設計特殊校準、去嵌結構，增加額外測試成本和測試結構加工成本。

通過將晶體管的漏和源短接為信號輸出端口，柵為信號輸入端口，測試所得二端口S參數可直接捕捉襯底寄生網絡高頻特性，圖1所示模型拓撲結構可簡化為如圖2所示模型拓撲結構。此時晶體管相當于一個變容管結構，襯底寄生網絡可適用一個簡單的RC并聯網絡等效，其等效拓撲結構則可以簡化為一單π結構。

圖1 射頻等效寄生拓撲結構

圖2的拓撲結構中，虛線框表示溝道區的工作情況（一般是電阻和電容的串聯，表示溝道電阻和電容），Cfr是柵與漏、源的覆蓋電容和邊緣電容的綜合。Rsubg，Rsubds，Csub和Csubds表征襯底損耗模型。這個單π襯底寄生網絡可以通過其兩端口S參數提取出來，然后根據有效覆蓋面積映射到SOI MOSFET襯底當中。

圖2 變容管等效單π拓撲結構

2 RF模型參數提取

（1）襯底寄生模型參數提取

對圖2所示模型拓撲結構，通過零偏壓（Vg=Vd= 0，頻率：0.1 Hz～20×109Hz）的兩端口S參數提取非本征部分的寄生參數。此時S參數不受本征部分的影響，把S參數轉換成Y參數，根據拓撲結構可以計算Y參數：

通過自變量為ω2的函數 f(ω2)的斜率和截距可以計算出Rsubds和Csubds。然后，再把Rsubds和Csubds代入式（5）即得到Cdse。同理，根據式（3）可以得到Rsubg、Csubg和Cge。

（2）RF SOI MOSFET寄生參數提取

除去襯底的寄生網絡，復雜的RF SOI MOSFET等效拓撲結構可以簡化如圖3所示。

圖3 簡化的RF等效拓撲結構

MOSFET的參數提取過程可參考文獻［10］。零偏壓（Vg=0，Vd=0，frequency：0.1 GHz～20 GHz）條件下，通過二端口Y參數提取電容Cgs、Cgd、Cds。通過二端口Z參數提取電阻Rg，Rd和Rs。最終計算公式如下：

至此，SOI MOSFET RF模型參數提取完成。微調寄生參數初值使得測試數據和仿真數據誤差盡可能小，并驗證參數初值提取的準確性。

3 模型驗證

對模型參數提取方法和模型進行驗證，一組單柵指寬和柵長分別為0.13μm和0.4μm，和柵指數目為8、16、32、64的RF SOI MOSFET器件被設計出來，并分別加工了傳統兩端口測試結構和本文提出的類似變容管測試結構。為了驗證其縮放規則具有普遍性，另制造出一組不同柵指數，相同柵寬、柵長的SOI場效應管。對流片所得器件/測試結構，采用Keysight E8363B網絡分析儀、Cascade Microtech Summit 1101B微波探針臺、Keysight 4156半導體參數分析儀對偏壓相關S參數進行了測試。測試數據去嵌采用Open+Short測試結構，模型參數提取采用Key?sight ICCAP執行，并采用Hspice為模型仿真工具對提取所得模型進行仿真驗證。SOI MOSFET器件本征行為，采用BSIMSOI模型（LEVER=70）表征。

圖4給出了Rsubds、Csubds和Cdse提取流程和結果，圖中呈現出良好的線性關系，表明本文提出模型參數提取方法的可行性。

圖4 利用斜率k和截距b提取Csubd和Rsubd［Rsubds=1/b，Csubds=（kb）1/2］；參考方程（5）得到Cdse

提取的參數初值 Rsubds，Csubds和 Cdse分別為6.09×103Ω，5.95×10-15F和19.9×10-15F。同理，Rsubg，Csubg和Cge可通過式（3）得到。然后，微調圖2中單π拓撲結構的元件值優化擬合零偏壓條件下的S參數。表1列出了變容管提取初值和優化后的值，兩者間的誤差都小于20%，說明參數提取比較精確。

圖5展示了零偏壓條件下頻率0.1 GHz～20 GHz變容管的兩端口S參數的擬合結果。

表1 變容管提取的初值與優化的值［誤差=|初值-優化值|/max（初值，優化值）×100%］

圖5 零偏壓條件下測試與仿真的S參數比較

氧化層和襯底損耗電容均與有效覆蓋面積成正比，而襯底損耗電阻則與有效覆蓋面積成反比。因此，場效應管的襯底寄生可以通過與有效覆蓋面積這一縮放關系得到初值。根據上文RF MOSFET的參數提取方法提取圖1中的射頻等效寄生拓撲結構元件初值，并微調這些參數優化擬合零偏壓下的S參數。

表2給出了這組場效應晶體管襯底寄生的優化值和通過尺寸縮放關系得到的初值的結果。很清楚看到兩組數據相當接近，說明文中所提到的尺寸縮放規則和襯底參數提取方法是有效的，具有可行性。

為了驗證SOI MOSFET參數提取的精確性，以W×L×NF（4μm×0.13μm×16）的場效應晶體管為例說明其參數提取過程，如圖6所示。通過零偏壓條件下提取寄生電阻和電容，頻率較高時獲取的寄生電阻值更為準確［11］。

表3列出了不同柵指數目的4個MOSFETs除去襯底部分其它寄生參數提取的初值和優化值的結果。很明顯，二者誤差相對比較小，說明提取的算法是合理的。

圖7給出零偏壓條件下SOI MOSFET的S參數實虛部的擬合結果，頻率高達20 GHz，可看出其擬合結果較好。

圖8給出了上述文獻中提到的單一電阻襯底模型與本文襯底模型輸出特性的S參數實虛部對比結果。可發現本文輸出特性誤差較單電阻模型小了一倍。當頻率更高時，效果會更加突出。

表2 場效應管襯底寄生結果（通過有效覆蓋面積縮放得到的初值/優化擬合后的值）

圖6 提取Cgd，Cds和Cgs{Cds=［imag（-Y12）］/ω2=Slope1，Cgd=［imag（Y22+Y12）］/ω2=Slope2，Cgs=［imag（Y11+Y12）］/ω2=Slope3}；Rg=real（Z11-Z12），Rs=real（Z12），Rd=real（Z22-Z12）

表3 場效應管（W×L×NF=4μm×0.13μm×16）提取的初值和優化值比較［誤差=|初值-優化值|/max（初值，優化值）× 100%］

圖7 零偏壓條件下的SOI場效應管S參數的實虛部擬合結果

圖8 零偏壓條件下的SOI場效應管單一電阻襯底模型與本文襯底模型輸出特性對比

4 結束語

本文研究了基于BSIMSOI場效應晶體管的襯底模型提取方法。一種新型的測試結構漏-源短接、體開路的場效應管被制造出來，用以提取襯底寄生網絡，并通過與有效覆蓋面積的關系得到MOS場效應管不同尺寸下的襯底寄生網絡的初值。文中給出漏-源短接、襯底開路的晶體管和一組不同柵指數目相同柵寬、柵長尺寸的SOI MOS?FETs等效拓撲結構元件的詳細提取流程，同時展示了器件兩端口散射參數仿真數據與測試數據的對比，表明了文中射頻寄生參數提取算法的準確性和有效性，證實了襯底模型參數提取方法的可行性和實用性。

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周文勇（1989-），男，漢族，湖北黃岡人，杭州電子科技大學在讀研究生，跟隨導師劉軍從事研究微納半導體器件測試、建模和集成電路CAD技術，337080551@ qq.com；

劉 軍（1977-），男，浙江建德，愛爾蘭都柏林城市大學博士學位，主要從事微納半導體器件測試、建模和集成電路CAD技術研究，Ljun77@163.com。

A New Substrate Model Extraction Method for RF SOI MOSFET*

ZHOU Wenyong，LIU Jun*，WANG Jie
（Key Laboratory of RF Circuits and Systems，Ministry of Education，Hangzhou Dianzi University，Hangzhou 310027，China）

Substrate parasitic network modeling and parameter extraction have significant influence on the model?ing of output characteristics for RF SOI MOSFET devices.The isolation between the introducing bulk region of the BOX layer and the Si substrate is considered.The traditional common-source structure that connecting source，body and substrate together to ground couldn’t distinguish the substrate parasitic network with the active region. An improved test structure was proved to extract the substrate parasitic parameters by connecting the drain and source as output port and gate as input port.An accurate substrate modeling method based on different fingers was developed to build SOI MOSFETs models.The simulating S parameter matched the measured result quite well under 20 GHz.

RF SOI MOSFET；substrate model；test structure；parameter extraction

TN386.1

A

1005-9490（2016）06-1302-07

2570

10.3969/j.issn.1005-9490.2016.06.005

項目來源：浙江省自然科學基金項目（LY13F040005）

2015-11-27 修改日期：2016-01-16