一種超低功耗的低壓差線性穩(wěn)壓器環(huán)路補(bǔ)償方法

劉晨,來(lái)新泉,鐘龍杰,楊偉

(1.西安電子科技大學(xué)CAD研究所,710071,西安;2.空軍工程大學(xué)防空反導(dǎo)學(xué)院,710051,西安)

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一種超低功耗的低壓差線性穩(wěn)壓器環(huán)路補(bǔ)償方法

劉晨1,2,來(lái)新泉1,鐘龍杰1,楊偉1

(1.西安電子科技大學(xué)CAD研究所,710071,西安;2.空軍工程大學(xué)防空反導(dǎo)學(xué)院,710051,西安)

針對(duì)低壓差線性穩(wěn)壓器(LDO)電路設(shè)計(jì)中為改善環(huán)路補(bǔ)償?shù)姆€(wěn)定性增加電流緩沖電路而帶來(lái)額外功耗的問(wèn)題,提出一種嵌入式LDO環(huán)路補(bǔ)償方法。該方法在原LDO的誤差放大器模塊中,嵌入一個(gè)由晶體管和電容組成的電流緩沖電路,該結(jié)構(gòu)與誤差放大器的共源共柵輸出級(jí)共用晶體管,由于整體電路中不增加新元器件,因此消除了引入緩沖電路所帶來(lái)的額外功耗。仿真實(shí)驗(yàn)驗(yàn)證了加入電流緩沖電路后系統(tǒng)環(huán)路穩(wěn)定性能得到了改善。采用聯(lián)華電子公司0.5 μm 5 V的CMOS工藝線在LDO中進(jìn)行了投片驗(yàn)證,實(shí)測(cè)芯片靜態(tài)功耗電流僅為50 μA,當(dāng)輸入電壓從3 V跳變到5 V時(shí),輸出電壓的上沖與下沖都小于15 mV,負(fù)載電阻從18 kΩ跳變到9 Ω時(shí),輸出電壓的最大變化小于20 mV。投片測(cè)試結(jié)果表明,該補(bǔ)償方法可在提高系統(tǒng)環(huán)路穩(wěn)定性的同時(shí)消除額外功耗。

集成電路設(shè)計(jì);環(huán)路補(bǔ)償;嵌入式結(jié)構(gòu);電流緩沖技術(shù)

在常用的低壓差線性穩(wěn)壓器(LDO)設(shè)計(jì)中,為了提高轉(zhuǎn)換效率,輸出大負(fù)載電流,功率管需要具有較大的尺寸,但大尺寸必然會(huì)引入大電容,產(chǎn)生低頻極點(diǎn),影響環(huán)路穩(wěn)定性[1]。

目前,環(huán)路穩(wěn)定性的補(bǔ)償方法大體分為兩類(lèi):等效串聯(lián)電阻(ESR)低頻零點(diǎn)補(bǔ)償[2-3]和密勒補(bǔ)償[4-6]。其中,ESR低頻零點(diǎn)補(bǔ)償利用輸出電容與其等效串聯(lián)電阻形成一個(gè)低頻零點(diǎn),來(lái)抵消一個(gè)非主極點(diǎn)的附加相移,從而達(dá)到環(huán)路穩(wěn)定性的要求。但是,在單位增益帶寬內(nèi),要想獲得精確的零極點(diǎn)對(duì)消是一件比較困難的事[2],而且當(dāng)輸出電容較大(如微法級(jí)),輸出電流發(fā)生較大的階躍性跳變時(shí),輸出電容的ESR會(huì)導(dǎo)致較大的輸出過(guò)沖電壓[3]。密勒補(bǔ)償利用密勒等效定理,產(chǎn)生極點(diǎn)分裂的效果,使系統(tǒng)在帶寬內(nèi)獲得足夠的相位裕度,使環(huán)路能夠穩(wěn)定地工作。但是,密勒補(bǔ)償在進(jìn)行環(huán)路補(bǔ)償?shù)耐瑫r(shí),也形成了前饋通路[4],故不僅有反饋電流流過(guò)補(bǔ)償電容,同時(shí)前饋電流也流過(guò)了補(bǔ)償電容,由此產(chǎn)生了右半平面的零點(diǎn)。如果控制不當(dāng),會(huì)引起更加嚴(yán)重的穩(wěn)定性問(wèn)題[5]。

電流緩沖技術(shù)是對(duì)密勒補(bǔ)償技術(shù)的改進(jìn)[6],該技術(shù)使流過(guò)補(bǔ)償電容的電流具有了方向性,即僅有反饋電流能夠流過(guò)補(bǔ)償電容,很好地抑制了右半平面零點(diǎn)的產(chǎn)生,使系統(tǒng)環(huán)路的控制更加簡(jiǎn)單,可靠性增強(qiáng),而且電流緩沖補(bǔ)償技術(shù)并不需要ESR低頻零點(diǎn)對(duì)環(huán)路進(jìn)行補(bǔ)償就可以獲得很好的穩(wěn)定性[7-8]。然而,增加電流緩沖電路會(huì)增加額外的電流支路,導(dǎo)致額外功耗。本文針對(duì)增加穩(wěn)定電路帶來(lái)額外功耗問(wèn)題提出了一種改進(jìn)的環(huán)路補(bǔ)償電路結(jié)構(gòu)。該結(jié)構(gòu)利用LDO電路和電流緩沖電路共用晶體管,在改善穩(wěn)定性的同時(shí)消除了額外功耗。

1 電流緩沖技術(shù)基本原理

1.1 極點(diǎn)分裂原理

密勒補(bǔ)償與電流緩沖技術(shù)都利用了極點(diǎn)分裂的方式來(lái)達(dá)到環(huán)路穩(wěn)定的目的,這里簡(jiǎn)述一下極點(diǎn)分裂的基本原理。

以一個(gè)兩級(jí)運(yùn)算放大器(簡(jiǎn)稱運(yùn)放)為例,gm1、gm2分別是第1級(jí)與第2級(jí)運(yùn)放的跨導(dǎo)增益,R1與C1分別是第1級(jí)運(yùn)放的輸出電阻與輸出電容,RL與CL分別是第2級(jí)運(yùn)放的負(fù)載電阻與負(fù)載電容,Cc是補(bǔ)償電容,兩級(jí)運(yùn)放的結(jié)構(gòu)如圖1所示。

圖1 兩級(jí)運(yùn)放結(jié)構(gòu)圖

從圖1中可以得到兩級(jí)運(yùn)放的電壓總增益

Av=-Av1Av2

(1)

式中:Av1與Av2分別是第1級(jí)與第2級(jí)的電壓增益,其表達(dá)式為

Av1=gm1R1

(2)

Av2=gm2RL

(3)

兩級(jí)運(yùn)放的傳輸函數(shù)為

(4)

式中:a≈Av2CcR1;b≈CLCcR1RL。

當(dāng)系統(tǒng)的2個(gè)極點(diǎn)相距較遠(yuǎn)時(shí),可以從式(4)中得到系統(tǒng)的零極點(diǎn)表達(dá)式

(5)

(6)

(7)

式中:z是系統(tǒng)零點(diǎn)頻率;pd是主極點(diǎn)頻率;pnd是次極點(diǎn)頻率。

從系統(tǒng)的2個(gè)極點(diǎn)的表達(dá)式中可以很清楚地看到,如果系統(tǒng)中某些參數(shù)的改變使得系數(shù)a變大,則系統(tǒng)的2個(gè)極點(diǎn)會(huì)朝著相反方向移動(dòng),即主極點(diǎn)頻率pd向著低頻方向移動(dòng),而次極點(diǎn)頻率pnd則向著高頻方向移動(dòng),此時(shí)2個(gè)極點(diǎn)間的頻距逐漸增大,形成了極點(diǎn)分裂效應(yīng)[9]。本文2.3節(jié)就是利用該理論分析環(huán)路的穩(wěn)定性。

1.2 電流緩沖技術(shù)分析

從式(5)可以看出,系統(tǒng)零點(diǎn)是1個(gè)右半平面的零點(diǎn),與左半平面零點(diǎn)不同的是,它會(huì)在系統(tǒng)的相頻響應(yīng)中引入-90°的附加相移,從而使系統(tǒng)的環(huán)路穩(wěn)定性變得更差,而這個(gè)右半平面零點(diǎn)的產(chǎn)生是補(bǔ)償電容形成前饋通路的結(jié)果。圖1中補(bǔ)償電容Cc是雙向的,即在反饋電流流過(guò)電容Cc的同時(shí),也有前饋電流流過(guò)。當(dāng)前饋電流流過(guò)補(bǔ)償電容時(shí),在輸出節(jié)點(diǎn)上產(chǎn)生了1個(gè)輸出信號(hào)。該信號(hào)在相位上與輸入信號(hào)相同,而與放大器輸出信號(hào)的相位相反,當(dāng)該輸出信號(hào)與放大器的輸出信號(hào)大小相等時(shí),就會(huì)產(chǎn)生1個(gè)零點(diǎn),且是右半平面的零點(diǎn)。要想消除這個(gè)右半平面的零點(diǎn),就必須阻斷由補(bǔ)償電容形成的前饋通路。

傳統(tǒng)電流緩沖技術(shù)的電路結(jié)構(gòu)如圖2所示,其中Mcb是共柵級(jí)放大器,Vout1是前級(jí)運(yùn)放的輸出、Vout是運(yùn)放gm的輸出,小信號(hào)輸入電流加在Mcb源極電流上,而漏端是輸出級(jí)。由于沒(méi)有電流損失,電流增益為1,而且Mcb的輸入電阻較小,輸出電阻較大,達(dá)到阻抗變換的作用,所以Mcb稱為電流緩沖器[10]。

圖2 電流緩沖補(bǔ)償結(jié)構(gòu)圖

從圖2中可以看出,由于串聯(lián)了Mcb,使流過(guò)補(bǔ)償電容的電流具有方向性,阻斷了從Vout1到Vout的前饋通路,抑制了右半平面零點(diǎn)的產(chǎn)生[11]。

分析圖2可知,電流緩沖技術(shù)實(shí)際上是密勒補(bǔ)償?shù)囊环N改進(jìn)形式,但是圖2中傳統(tǒng)電流緩沖補(bǔ)償需要電路提供額外的電流,這就增大了整個(gè)芯片的功率損耗。下面針對(duì)圖2中的電路結(jié)構(gòu)進(jìn)行改進(jìn)。

2 改進(jìn)的電流緩沖技術(shù)及其應(yīng)用

低壓差線性穩(wěn)壓器(LDO)電路結(jié)構(gòu)簡(jiǎn)單、易于集成,是目前十分流行的電源變換器[12]。本節(jié)以LDO為對(duì)象,利用電流緩沖技術(shù)的嵌入式結(jié)構(gòu)進(jìn)行LDO電路的改進(jìn)。

2.1 嵌入式LDO電路結(jié)構(gòu)

整個(gè)LDO電路由誤差放大器、前饋通路、驅(qū)動(dòng)級(jí)和功率級(jí)所組成,其結(jié)構(gòu)如圖3所示。

圖3 嵌入式LDO電路框圖

LDO的目的是輸出恒定電壓Vout,整個(gè)系統(tǒng)是一個(gè)負(fù)反饋環(huán)路。將輸出電壓的采樣電壓VFB與基準(zhǔn)電壓VREF做比較,其結(jié)果作為反饋信號(hào)來(lái)控制功率管MP0的開(kāi)啟程度,從而達(dá)到穩(wěn)定輸出電壓的效果。

在LDO電路中,誤差放大器的作用是當(dāng)輸出電壓的分壓值VFB不等于參考電壓值VREF時(shí),將這一誤差電壓放大;驅(qū)動(dòng)級(jí)位于誤差放大器的輸出與功率管的輸入之間,目的在于更好地驅(qū)動(dòng)功率管。功率級(jí)由功率管MP0、負(fù)載電容CL與采樣電阻R1、R2構(gòu)成。前饋通路在電路啟動(dòng)時(shí),跳過(guò)緩沖級(jí)建立一個(gè)從誤差放大器直接到功率管的通路,從而大大減少了電路從啟動(dòng)到穩(wěn)態(tài)的建立時(shí)間[13],顯著改善了電路的瞬態(tài)響應(yīng)。

起環(huán)路穩(wěn)定作用的電流緩沖電路被嵌入進(jìn)了誤差放大器模塊,通過(guò)共用元器件,達(dá)到消除額外功耗的目的。

2.2 超低功耗LDO環(huán)路補(bǔ)償?shù)碾娐吩O(shè)計(jì)

本文利用嵌入式結(jié)構(gòu)進(jìn)行LDO環(huán)路補(bǔ)償?shù)碾娐吩O(shè)計(jì),即在原LDO的誤差放大器模塊中,嵌入一個(gè)由晶體管和電容組成的電流緩沖電路,本文設(shè)計(jì)的超低功耗LDO環(huán)路補(bǔ)償?shù)碾娐啡鐖D4所示。圖中,電流緩沖電路由共柵級(jí)MN7與補(bǔ)償電容Cc組成,特點(diǎn)在于該電路與原LDO電路的共源共柵輸出級(jí)共用了MN7和MN9,分別替代了圖2中Mcb和Ic的電路功能。其優(yōu)點(diǎn)在于進(jìn)行環(huán)路補(bǔ)償?shù)耐瑫r(shí),不需要提供額外的電流給補(bǔ)償電路,從結(jié)構(gòu)設(shè)計(jì)上消除了引入電流緩沖電路所帶來(lái)的額外功率。

Vb1～Vb4為后級(jí)電路的偏置電壓;Vf1、Vf2為前饋電路的輸入電壓;Vea為后級(jí)驅(qū)動(dòng)的輸入電壓;MP1～MP9為PMOS晶體管;MN1～MN9為NMOS晶體管;GND為信號(hào)地圖4 本文誤差放大器電路圖

電路中其他元器件,晶體管MN1、MP1、MP2、MP3為整個(gè)電路提供了電壓與電流偏置。晶體管MN2、MN3組成了第1級(jí)源極跟隨器,進(jìn)行電平移位操作,使得輸入電平范圍更加適合下一級(jí)放大電路。晶體管MP5～MP8,以及晶體管MN6～MN9組成了第2級(jí)折疊式共源共柵放大器,提供高增益與高輸出阻抗。

下面,詳細(xì)地分析LDO電路中采用嵌入式電流緩沖技術(shù)后對(duì)系統(tǒng)環(huán)路穩(wěn)定性的影響。

2.3 消除額外功耗后環(huán)路穩(wěn)定性分析

LDO的小信號(hào)等效電路如圖5所示,其中g(shù)m1是折疊共源共柵運(yùn)放的等效跨導(dǎo),v1、Ro1與Co1分別是折疊共源共柵運(yùn)放的輸出電壓、輸出電阻與輸出電容,gm2是驅(qū)動(dòng)緩沖級(jí)的跨導(dǎo),v2、Ro2與Co2分別是驅(qū)動(dòng)緩沖級(jí)的輸出電壓、輸出電阻與輸出電容,gmp是功率級(jí)的等效跨導(dǎo)。

圖5 LDO的小信號(hào)等效圖

由小信號(hào)等效圖可以寫(xiě)出各節(jié)點(diǎn)的電流方程,如式(8)～(11)所示

(8)

(9)

(10)

(11)

緩沖級(jí)的增益如式(12)所示

gm2Ro2≈1

(12)

聯(lián)立式(8)～(12),并且忽略驅(qū)動(dòng)緩沖級(jí)的輸出電阻Ro2與輸出電容Co2,可以得到電路的輸出vout與輸入vs之間的關(guān)系如下

1+CLRLs+CcRLRo1gmps+

(13)

從圖3的電阻分壓網(wǎng)絡(luò)(R1和R2)可知

(14)

式中:B為反饋系數(shù)。將式(14)代入到式(13)中可得系統(tǒng)的傳輸函數(shù)

1+(CLRL+CcRLRo1gmp)s+

(15)

注意到,式(15)分母的一階分量中包含項(xiàng)CcRLRo1gmp,該項(xiàng)可以寫(xiě)為

CcRLRo1gmp=gmpRLCcRo1=Av2CcRo1

(16)

式(16)中,Av2Cc是密勒等效電容,與傳統(tǒng)密勒補(bǔ)償中的等效電容(1+Av2)Cc不同,這也從另一方面說(shuō)明了電流緩沖器對(duì)前饋通路的阻斷,而分子中的-BRo1RLgm1gmp則是系統(tǒng)的環(huán)路增益。

因?yàn)長(zhǎng)DO的極點(diǎn)會(huì)隨著負(fù)載的變化而變化,所以需要在不同的負(fù)載情況下對(duì)系統(tǒng)進(jìn)行討論。

(1)當(dāng)負(fù)載為輕載時(shí),輸出極點(diǎn)為主極點(diǎn),此時(shí)可以從式(15)中得到主極點(diǎn)的頻率pd和次極點(diǎn)的頻率pnd分別為

(17)

(18)

而零點(diǎn)與另一個(gè)極點(diǎn)相對(duì)消,此處便不再給出。與式(6)、(7)相比,式(17)、(18)并沒(méi)有發(fā)生極點(diǎn)分裂。

(2)當(dāng)負(fù)載為重載時(shí),輸出極點(diǎn)在高頻,而由密勒等效電容產(chǎn)生的極點(diǎn)成為了主極點(diǎn),這同樣可從式(15)中得到主極點(diǎn)的頻率和次極點(diǎn)的頻率分別為

(19)

(20)

與輕載時(shí)的情況一樣,也有1對(duì)零極點(diǎn)對(duì)消。與式(6)、(7)相比,式(19)、(20)發(fā)生了極點(diǎn)分裂,當(dāng)增大gmpCc時(shí),主極點(diǎn)向低頻方向移動(dòng),而次極點(diǎn)向高頻方向移動(dòng)。當(dāng)gmpCc取值適當(dāng)時(shí),可以使單位增益帶寬內(nèi)僅存有1個(gè)極點(diǎn),保證了足夠的相位裕度,獲得了很好的穩(wěn)定性。

可以看到,通過(guò)電流緩沖技術(shù)嵌入式結(jié)構(gòu)可以使LDO在整個(gè)負(fù)載電流范圍內(nèi)穩(wěn)定地工作,且僅需要很小的補(bǔ)償電容,在該設(shè)計(jì)中補(bǔ)償電容Cc只有4 pF,就當(dāng)前的CMOS工作技術(shù)可以輕易地將該電容集成于芯片中。

3 電路仿真驗(yàn)證與實(shí)測(cè)結(jié)果分析

為了驗(yàn)證本文電流緩沖補(bǔ)償技術(shù)的正確性與有效性,采用計(jì)算機(jī)仿真做初步驗(yàn)證,然后將芯片制造出來(lái)進(jìn)行實(shí)際測(cè)試驗(yàn)證。計(jì)算機(jī)仿真使用CADENCE公司提供的基于Linux操作系統(tǒng)的前端設(shè)計(jì)仿真環(huán)境平臺(tái),在平臺(tái)中調(diào)用的仿真器為Synopsis公司提供的HspiceS,仿真器所使用的器件模型為聯(lián)華電子公司所提供的0.5 μm 5 V CMOS器件模型。

3.1 電路仿真及實(shí)測(cè)結(jié)果分析

在CADENCE仿真平臺(tái)中,按照設(shè)計(jì)LDO的電路圖并設(shè)輸出電容是0.22 μF,得到環(huán)路增益和相位裕度的仿真結(jié)果如圖6所示。從圖6中可以看出,在全載、輕載以及空載3種情況下,單位增益帶寬內(nèi)都僅有1個(gè)極點(diǎn),且由負(fù)載電容與其等效串聯(lián)電阻所產(chǎn)生的零點(diǎn)處在帶寬外的高頻處,這也驗(yàn)證了前文所述的電流緩沖補(bǔ)償技術(shù)并不需要ESR零點(diǎn)的補(bǔ)償就可以獲得很好的頻率響應(yīng)。通常,設(shè)計(jì)裕度大于45°時(shí),LDO的穩(wěn)定性認(rèn)定為可接受[1]。經(jīng)仿真驗(yàn)證,本文設(shè)計(jì)的LDO在全負(fù)載范圍內(nèi)最小的相位裕度為55°。

圖6 本文LDO的環(huán)路增益與相位裕度仿真結(jié)果

以下為實(shí)際測(cè)試電路2個(gè)關(guān)鍵指標(biāo)輸入線性調(diào)整率和負(fù)載線性調(diào)整率的結(jié)果。

輸入線性調(diào)整率。在負(fù)載電容為0.22 μF、負(fù)載電阻為18 Ω的情況下,設(shè)計(jì)的穩(wěn)壓器在輸入電壓從3 V到5 V變化時(shí)輸出電壓的瞬態(tài)響應(yīng)曲線如圖7所示。輸出電壓的變化小于15 mV,即該穩(wěn)壓器的輸入電壓的變化對(duì)于輸出電壓的影響可以忽略。

圖7 本文LDO的線性瞬態(tài)響應(yīng)曲線

圖8 本文LDO的負(fù)載瞬態(tài)響應(yīng)曲線

負(fù)載線性調(diào)整率。在輸出電壓為1.8 V、負(fù)載電容為0.22 μF的情況下,LDO的負(fù)載電阻從18 kΩ跳變到9 Ω時(shí)輸出電壓的變化情況如圖8所示。輸出電壓的最大變化小于20 mV,略微大于輸出電壓的1%,這20 mV的變化包括了輸出上沖與下沖。測(cè)試結(jié)果表明該LDO有良好的瞬態(tài)特性。

以上的實(shí)測(cè)結(jié)果顯示,嵌入式結(jié)構(gòu)電流緩沖技術(shù)在穩(wěn)定性和瞬態(tài)響應(yīng)特性這2個(gè)重要性能指標(biāo)上能夠達(dá)到傳統(tǒng)電流緩沖技術(shù)水平。

同時(shí)測(cè)試結(jié)果表明,所設(shè)計(jì)的穩(wěn)壓器的輸入電壓范圍從2.5 V到5.5 V,最小輸出電壓為1.8 V,最小漏失電壓僅為0.5 V,具有較高的電壓轉(zhuǎn)換效率。其靜態(tài)電流最大只有50 μA,這就在很大程度上降低了整個(gè)電路的功率損耗,并且可提供的最大負(fù)載電流為150 mA。

3.2 實(shí)測(cè)參數(shù)對(duì)比及結(jié)果分析

嵌入式電流緩沖電路同其他環(huán)路補(bǔ)償電路參數(shù)指標(biāo)的比較,如表1所示。其他環(huán)路補(bǔ)償電路選取相近參考文獻(xiàn)[11,14]的電路參數(shù)指標(biāo)。

表1 本文電路與參考文獻(xiàn)電路的參數(shù)比較

注:Imax是芯片最大的輸出電流;IQ是芯片本身所消耗的電流;Vout是芯片所支持的輸出電壓;Cout是芯片所需要的濾波電容;Vo是芯片輸出電壓在經(jīng)歷空負(fù)載輸出電流到滿負(fù)載輸出電流時(shí)輸出電壓的變化峰值;RPSR為電源抑制比。

由表1可見(jiàn):①本文設(shè)計(jì)的芯片在靜態(tài)功耗電流方面消耗很小,文獻(xiàn)[11]和文獻(xiàn)[14]的靜態(tài)功耗電流分別為111 μA和60 μA,而本文設(shè)計(jì)芯片的靜態(tài)功耗電流僅為50 μA;②本設(shè)計(jì)擁有非常好的瞬態(tài)響應(yīng)能力(空載到滿載的電壓跳變?yōu)?0 mV,遠(yuǎn)小于其他設(shè)計(jì))。通常來(lái)講瞬態(tài)響應(yīng)能力和環(huán)路帶寬是相關(guān)的,良好的瞬態(tài)響應(yīng)需要良好的環(huán)路補(bǔ)償設(shè)計(jì)支持[1]。這很好地反映了本文所提出的嵌入式結(jié)構(gòu)電流緩沖技術(shù)的有效性。

4 結(jié) 論

本文提出了一種電流緩沖技術(shù)的嵌入式結(jié)構(gòu),利用嵌入式電流緩沖電路對(duì)反饋系統(tǒng)進(jìn)行環(huán)路補(bǔ)償,在消除傳統(tǒng)電流緩沖帶來(lái)的額外功耗的前提下,抑制了右半平面零點(diǎn)的產(chǎn)生,提高了環(huán)路的穩(wěn)定性。將本文設(shè)計(jì)結(jié)果應(yīng)用到低壓差電源穩(wěn)壓器中,并采用聯(lián)華電子公司0.5 μm 5 V的CMOS工藝生產(chǎn)出實(shí)際芯片,實(shí)測(cè)數(shù)據(jù)有力地驗(yàn)證了本文方法的有效性。

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(編輯 劉楊)

A Loop Compensation Method of Low Dropout Regulator with Ultra Low Power

LIU Chen1,2,LAI Xinquan1,ZHONG Longjie1,YANG Wei1

(1. Institute of Electronic CAD, Xidian University, Xi’an 710071, China; 2. School of Air and Missile Defense, AFEU, Xi’an 710051, China)

An embedded loop compensation method of LDO is proposed to solve the problem that the current buffer technique overcomes the drawback of traditional miller compensation, but consumes extra power. It merges the current buffer into the fold-back amplifier, so that the LDO circuit and the current buffer circuit share the transistor, and the loop stability of the circuit can be improved without adding the components. The principle of the proposed compensation method is analyzed and described in detail. The method is tested in a low-dropout voltage regulator using UMC 0.5 μm 5 V CMOS technology, and the results show that chip static power current has only 50 μA, and both the output voltage overshoot and undershoot are below 15 mV when the input voltage changes from 3 V to 5 V. The maximum change of the output voltage is less than 20 mV when the load resistance reduces from 18 kΩ to 9 Ω. The measurement results show that the embedded structure eliminates the extra power loss and improves loop stability.

IC design; loop compensation; embedded structure; current buffer technique

2015-06-03。 作者簡(jiǎn)介:劉晨(1977—),男,博士生;來(lái)新泉(通信作者),男,教授,博士生導(dǎo)師。 基金項(xiàng)目:國(guó)家自然科學(xué)基金資助項(xiàng)目(61106026);中央高校基本科研業(yè)務(wù)費(fèi)資助項(xiàng)目(JB150222)。

時(shí)間:2015-11-05

網(wǎng)絡(luò)出版地址:http:∥www.cnki.net/kcms/detail/61.1069.T.20151105.1950.002.html

10.7652/xjtuxb201601021

TN911.7

A

0253-987X(2016)01-0139-06