低相噪低雜散650 MHz點頻源的設計

趙亞妮

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低相噪低雜散650 MHz點頻源的設計

趙亞妮

（中國電子科技集團公司第十研究所，四川 成都 610036）

提出了一種鎖相環內倍頻的設計方法用于低相噪低雜散650 MHz的點頻源。采用晶體濾波器將10 MHz源的倍頻信號提取出來，然后再利用鎖相環倍頻至需要的650 MHz，最后放大濾波輸出。測試結果表明，該點頻源的相位噪聲為–77 dBc@1 Hz, –95.4 dBc@10 Hz, –107.5 dBc@100 Hz, –116.2 dBc@1 kHz, –114.3 dBc@10 kHz, –121.8 dBc@100 kHz,–137.9 dBc @1 MHz；輸出功率9.8 dBm；諧波抑制–78 dBc；幅度穩定度±0.5 dB/24 h。該點頻源具有低相位噪聲、低雜散、高頻率穩定度等性能，且結構簡單實用。

低雜散；低相噪；鎖相環；點頻源；頻綜；倍頻

頻率源在現代通信中有著舉足輕重的地位，常用的有跳頻源和點頻源。作為系統中的基礎信號，它們的性能和純度直接影響著整個系統的指標[1-4]。

作者提出了一種將鎖相環倍頻用于低相噪低雜散650 MHz的點頻源的設計方法。采用晶體濾波器將10 MHz源的倍頻信號提取出來，然后再利用鎖相環倍頻至需要的650 MHz，最后放大濾波輸出。

1 鎖相環的基本原理

本文的點頻源基于鎖相環原理設計，因此首先介紹鎖相環的基本原理。鎖相環本質上是一種負反饋環路，其基本電路部件如圖1所示，工作原理為：鑒相器（內部集成了鑒相模塊及分頻模塊）通過比較晶振輸入信號的相位，與壓控振蕩器輸出信號的相位，根據兩者之間的相位差大小，產生一個正比于此相位差的誤差電流，該誤差電流脈沖經過環路濾波器濾除高階成分后再積分形成一個平滑的脈沖電壓，此電壓作用于壓控振蕩器（voltage controller oscillator，簡稱VCO），控制其調整輸出頻率，反復作用之后，當相位差為零時，VCO輸出頻率就不再變化，此時鎖相環就進入了鎖定狀態。鎖定時，VCO的頻率等于輸入信號的頻率。

衡量頻率源性能的主要指標有：輸出電平、雜散抑制度、諧波抑制度、頻率穩定度（長期穩定度、短期穩定度）、相位噪聲等。其中短期穩定度是相位噪聲的頻域表示。

2 點頻源電路設計及實現

為了達到提出的低相噪低雜散高穩定度的要求，一般鎖相環方案都采用參考信號直接激勵鎖相單環的電路形式，或參考信號直接倍頻的方案，然而由于參考信號直接激勵鎖相單環的電路形式不易調試，不適用于批量化生產；參考信號直接倍頻的方案雜散多，對濾波器要求很高，成本較高。經過對比考慮，本文結合了兩者的優點，最終提出了圖2的設計方案，不僅方案簡單，同時具有低相噪、低雜散、易調試的優點，適用于工程中大批量生產。

在本方案中，為了利用參考信號的高品質純度和低相噪的優點，先將10 MHz輸入信號放大倍頻，再采用高值的濾波器提取出參考信號的五倍頻信號50 MHz，在保證50 MHz信號有足夠低的相噪和足夠好的純度時，將其放大，作為參考信號提供給分頻鎖相環，分頻鎖相環利用高品質純度和低相噪的50 MHz參考信號，將信號鎖定在650 MHz，從而實現了低相噪低雜散的650 MHz點頻源信號的產生，之后再經放大濾波后輸出。該方案倍頻的數值、鎖相環的分頻比均經過了多次改版調試。該方案有結構簡單、相位噪聲低、雜散少、易于調試等特點，因此可大大節省電路調試時間，電路圖見圖3。

2.1 50 MHz晶體濾波器

10 MHz參考信號經過低噪放和倍頻之后，信號頻譜中出現了非常多的雜散信號，為了提取出所需的高品質50 MHz信號，需采用高品質因數濾波器，濾波器的性能直接影響了最后輸出信號的頻譜純凈度。此處為電路設計中難點和重點。對濾波器指標要求很高。考慮到體積成本，本文最終選用了特別定制的晶體濾波器。其主要技術指標如下：

1) 中心頻率：50 MHz；

2) 駐波系數≤1.5；

3) 特性匹配阻抗：50 Ω；

4) 插損≤6 dB；

5) 帶外抑制：在偏離中心頻率±100 kHz處，抑制＞50 dB；在偏離中心頻率±10 kHz處，抑制＞20 dB；

6) 3 dB帶寬≥4 kHz；

7) 工作溫度–40 ~ +70℃；

8) 結構尺寸：25 mm×15 mm×10 mm。

2.2 650 MHz鎖相環

在低相噪低雜散的要求下，方案中的分頻鎖相環中用到的鑒相器芯片選的是Hittite公司的鑒頻鑒相器HMC440，該芯片具有低相噪的優點，其工作電壓為+5 V；工作電流為250 mA；在鑒相頻率為100 MHz時，相噪指標可以達到–153 dBc/Hz@10 kHz；該低相噪的芯片內部集成了5bit可編程分頻器（=2~32）；其參考輸入頻率范圍為10~1 300 MHz，參考輸入信號電平為–10~+10 dBm；隨著分頻比的變化，鑒相范圍可達到10~2 800 MHz；其鑒相靈敏度為0.286 V/Rad。

為了充分滿足低相噪低雜散的要求，分頻鎖相環中采用的壓控振蕩器也選用了低相噪鎖相環芯片，MINI公司的低相噪VCO芯片ROS-660PV，其工作電壓為+5 V；工作電流15 mA；輸出信號范圍為640 MHz到660 MHz；相噪指標在偏離主信號100 kHz時可達到–127 dBc/Hz；壓控靈敏度更可達到10~14 MHz/V；輸出信號的電平典型值為0 dBm。另外由于分頻鎖相環中的分頻比是由外圍電路來決定的，所以電路結構十分簡單，僅需要將芯片引腳中A1至A5按說明置高置低，便可確定相應的分頻比[5]。

由于該低相噪VCO芯片ROS-660PV是浮地輸出的形式，所以其后的環路濾波器也只能采用浮地的差模輸入形式。為了避免在此處引入不必要的相噪干擾，本文特意選用了具有超低相噪低失真的ADI公司運放芯片AD797來搭建如圖3所示的有源環路濾波器。使用時，根據環路帶寬和阻尼系數，便可計算出所需各個電容電阻元件的值，以此達到所需的指標。

圖3 分頻鎖相環的有源環路濾波器

2.3 其他模塊

同上所述，為了達到低相噪低雜散的要求，在信號的輸入端，為其放大并提供倍頻功能的器件選用的是寬帶低噪聲放大器2SC3357。同時為了在50 MHz晶體濾波器之后對信號進行放大，電路版圖中預留了π型衰減器位置，一方面可避免放大器飽和后無法調試的現象出現，也方便隨時調整信號電平至所需值。在鎖相環后端電路中，放大濾波模塊分別采用了MINI公司的放大器ERA-5SM和同公司的低通濾波器LFCN-630，用來實現對鎖相環輸出信號的放大和濾波處理。放大器ERA-5SM的輸出1 dB壓縮點為16.5 dBm。低通濾波器LFCN-630的特性為：當輸入在DC~630 MHz內時，插損＜1 dB；當輸入為830 MHz時，插損=3 dB；當輸入在1 050~ 3 500 MHz范圍內時，插損=40 dB；阻帶VSWR為20；通帶VSWR為1.2；額定工作電流為0.5 mA；額定工作溫度為–55~+100℃。PCB版圖中電路的濾波模塊后也預留了π型衰減器的位置，它在實現對點頻源輸出信號電平調節的同時，也巧妙地實現了電路特性的匹配。

3 點頻源整體測試

用頻譜儀PXA N9030A對所設計的鎖相環實物進行測試，其相噪結果具體為：–77 dBc @1 Hz, –95.4 dBc @10 Hz, –107.59 dBc @100 Hz, –116.2 dBc @1 kHz, –114.3 dBc@10 kHz, –121.8 dBc@100 kHz, –137.9 dBc@1 MHz；諧波抑制結果如圖4所示，具體為–78 dBc；帶寬為1 GHz時雜散抑制情況見圖5，具體為雜波抑制度–83 dBc；圖6為本文所述點頻源的輸出功率，可見輸出電平值為9.8 dBm。

4 結論

介紹了一種低相噪低雜散650 MHz點頻源的設計方法。為了達到低相噪和低雜散的性能，特提出了一種鎖相倍頻的設計方法，采用性能優良的晶體濾波器將10 MHz源的倍頻信號高純度地提取出來，其可以保持參考信號的高品質相噪和雜散，然后再利用鎖相環倍頻至需要的650 MHz，最后放大濾波輸出。結果表明與傳統測控領域信道所用頻綜相比，該點頻源具有低相位噪聲、低雜散、高頻率穩定度、低成本等性能，且結構簡單實用，體積小，具有批量化生產的優點。

圖4 點頻源的諧波抑制測試結果

圖5 點頻源的雜散抑制測試結果

圖6 點頻源的輸出功率

[1] 梁孝彬, 石玉, 王軒. 基于DDS技術L波段小步進低相噪頻率源設計與實現[J]. 電子元件與材料, 2015, 34(5): 54-57.

[2] 劉嘉興. 向技術極限挑戰——深空測控通信的目標[J]. 電訊技術, 2008, 48(4): 1-7.

[3] 劉嘉興. 深空測距信號短穩對測距精度的影響 [J]. 空間電子技術, 2012(12): 66-69.

[4] 劉永智, 鮑景富, 高樹廷. 一種S頻段高性能頻率合成器的設計與實現[J]. 電訊技術, 2011, 51(1): 89-92.

[5] 杜丹. 深空測控系統1 Hz低相噪頻率合成技術[J]. 電訊技術, 2015, 55(11): 1249-1254.

（編輯：陳渝生）

Design of 650 MHz frequency source with low phase noise and low spurious

ZHAO Yani

(No.10 Institute of China Electronic Technology Co., Chengdu 610036, China)

A low spurious, low phase noise 650 MHz frequency source was proposed by using phase locked loop (PLL) frequency multiplier design method. First, frequency multiplication signal of 10 MHz reference was extracted by using crystal filter, second, PLL locked the frequency to 650 MHz, then the signal was amplified and filtered output. The test results show that the phase noises of the frequency source are –77 dBc@1 Hz, –95.4 dBc@10 Hz, –107.5 dBc@100 Hz, –116.2 dBc@1 kHz, –114.3 dBc@10 kHz, –121.8 dBc@100 kHz, –137.9 dBc@1 MHz; the power of output is 9.8 dBm; the harmonic suppression is –78 dBc; the amplitude stability is ±0.5 dB/24 h . So a low phase noise, low spurious, high frequency stability frequency source is realized whose structure is simple and useful.

low spurious; low phase noise; PLL; frequency source; frequency synthesis; frequency multiplier

10.14106/j.cnki.1001-2028.2016.07.018

TN74

A

1001-2028（2016）07-0077-03

2016-04-25

趙亞妮（1988－）女，山西運城人，工程師，主要從事航天測控的研究，E-mail: 2500129341@qq.com。

2016-07-01 10:50:50

http://www.cnki.net/kcms/detail/51.1241.TN.20160701.1050.017.html