數字短波陣列天線的時鐘同步算法

段彥亮，李思敏,2，唐智靈,2

(1.桂林電子科技大學 信息與通信學院,廣西 桂林　541004；2.桂林電子科技大學 認知無線電與信息處理教育部重點實驗室,廣西 桂林　541004)

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數字短波陣列天線的時鐘同步算法

段彥亮1，李思敏1,2，唐智靈1,2

(1.桂林電子科技大學 信息與通信學院,廣西 桂林541004；2.桂林電子科技大學 認知無線電與信息處理教育部重點實驗室,廣西 桂林541004)

針對陣列天線端數字采樣時鐘的同步問題，提出一種高精度的時鐘同步算法。在PTP同步協議的基礎上，通過對時鐘脈沖的上升沿和下降沿檢測提高時間戳精度。基于FPGA設計了以雙邊沿檢測算法為核心的時鐘同步電路，并搭建仿真平臺對算法進行驗證。仿真結果表明，該算法能對短波陣列天線輸出的陣列信號進行高精度的同步采樣。

陣列天線；同步；波束形成；采樣；數字電路

在短波通信中采用陣列天線能夠提高接收信號的信噪比以及抑制干擾。若直接對陣列天線單元的信號進行采樣再傳輸數字采樣信號，能夠避免模擬信號在饋線中傳輸所產生的衰減，從而進一步提高天線系統的性能。然而，短波陣列天線中陣元之間的距離較遠，使得提供給各陣元的采樣時鐘之間存在相位誤差，會影響后續的信號個數估計、波達角估計以及波束形成的運算。因此，需要一種能夠對各個天線陣元信號的采樣時鐘進行誤差估計以及校準的分布式采樣時鐘同步算法。現有的時鐘同步算法中，針對不同精度的時鐘同步需求，通信網的同步主要有IRIG-B、GPS、NTP和PTP等同步方式。

IRIG-B碼是為了實現靶場間的信息交換而制定的一種時間標準碼，其綜合了脈沖對時和串口報文對時的優點[1]。IRIG-B碼攜帶的信息經過譯碼后可獲得即時的日、時、分、秒等時間信息。該編碼已經具有國際通用性，可以達到微秒級別對時精度，但IRIG-B碼的產生和接收相對比較復雜。GPS時鐘同步技術利用GPS衛星與地面GPS接收設備進行數據通信，然后計算出GPS接收設備與對應衛星的距離、衛星信號發送至接收設備產生的時延參數等信息，通過這些參數信息修正GPS接收設備輸出的秒脈沖頻率和含有地理位置及時間信息的GPS報文[1]。雖然GPS的精度可以達到微秒級且技術成熟，但存在衛星天饋系統施工困難、成本高的問題[2]。NTP和PTP是基于數據鏈路層和網絡層的時鐘同步技術，主要應用于網絡上的節點同步，二者的時鐘同步原理基本相同，網絡中的設備節點通過發送和接收帶有時間戳的數據包使自身的時鐘與標準時鐘同步[3]，主要區別在于時間標記生成與測量位置的不同：NTP標記時間與完成同步在應用層實現，精度僅為毫秒級別，而PTP是在物理層加蓋時間標記，可達到優于微秒級的精度。

應用在數字短波陣列天線中的時鐘同步算法需要同時具備高精度時鐘同步、高速數據傳輸、高可靠性以及較高的集成度。為此，提出一種高精度的時鐘同步算法，為數字短波陣列天線的陣列提供低相位誤差的信號采樣時鐘。該算法在PTP時鐘同步原理的基礎上，通過雙邊沿測量法對時鐘脈沖的上升沿和下降沿進行檢測，以提高時間戳精度。

1　PTP時鐘同步

PTP時鐘同步技術被IEEE-1588標準采用，是一種高精度時鐘同步技術。它將分布式系統內不同精度的時鐘信號同步到統一的、具有高性能的主時鐘，時鐘精度可達亞微秒級別[4]。PTP多用于分布式網絡結構系統，這些網絡中不同節點設備間采用主從時鐘同步結構，主時鐘由網絡中時鐘質量較好或邏輯指定的節點提供。此外，PTP網絡中的每個設備具有多個時鐘同步端口，對于上層設備而言，其時鐘端口為主端口，對于下層設備而言，其時鐘端口為從端口。在系統的最高層存在一個根節點時鐘，網絡中所有節點的時鐘同步于根節點時鐘。

分布式系統的大規模應用對各控制節點間的時鐘同步精度要求越來越高，同步精度的高低已成為時鐘同步算法與實現最為關鍵的問題。與同為網絡時鐘同步協議的NTP協議相比，PTP協議在更接近網絡物理鏈路的物理層進行時間戳的加蓋與測量，從而避免了操作系統線程切換以及軟件協議棧引入的不確定時延，顯著提高了時鐘同步精度。

PTP協議基于同步數據包傳播和接收時的最精確的匹配時間，每個從時鐘通過與主時鐘交換同步報文而與主時鐘達到同步[5]。在系統同步過程中，主時鐘周期性發布PTP時鐘同步協議及時間信息，當從時鐘端口接收到主時鐘端口發來的時間戳信息后，系統據此計算出主從線路時延及主從時間差，并利用該時間差調整本地時間，使從設備時間保持與主設備時間一致。

PTP協議用數據報文進行時間信息傳輸與交換，同步流程主要用同步報文(Sync)、跟隨報文(Folow_Up)、時延請求報文(Delay_Req)和時延響應報文(Delay_Resq)[6]四種報文。PTP時鐘同步的流程如圖1所示。

圖1　PTP時鐘同步流程Fig.1　PTP clock synchronization

PTP時鐘同步最簡單的應用是點對點同步，報文通信過程為：

1)主時鐘周期性地向從時鐘發送同步報文，隨后發送跟隨報文，該報文包含同步報文的發出時間T1；

2)從時鐘收到同步報文后計算其精確到達時間T2，并由收到的跟隨報文得到同步報文的發出時間T1；

3)從時鐘發送時延請求報文，并計算其發送時間T3；

4)主時鐘收到時延請求報文后，計算其到達時間T4；

5)主時鐘發送時延響應報文，將T4回發給從時鐘。

如圖1所示，由主端至從端時延為下行時延并記作Dd，由從端至主端時延為上行時延并記作Du，主端與從端時鐘偏差為Toffset，則各時間量關系為：

(1)

(2)

設中間變量Tdelay為上下行鏈路平均時延，則有

(3)

由式(1)～(3)可得主端與從端時鐘偏差：

(4)

假設上下行鏈路時延相等，

(5)

從時鐘根據Toffset調整本地時鐘，則

(6)

其中：Tcur為從時鐘當前值，TS為調整后的本地時鐘。經過以上過程完成一次時鐘同步。

2　雙邊沿測量法

2.1雙邊沿檢測法原理

由式(4)可知，同步過程中Toffset需要通過時間戳T1、T2、T3、T4計算得到，時間戳的誤差會直接產生時鐘偏差Toffset而影響時鐘同步精度。設精確時間戳為TR，測量時間戳與精確時間戳偏差為δ，則

(7)

時鐘偏移量誤差為：

(8)

設δ在時鐘周期內均勻分布，時間戳計數器時鐘頻率翻倍，則有

(9)

由式(9)可知，時鐘偏移量誤差會減半。因此PTP時間戳計數器計數周期越短，其時間戳精度越高，同步精度越高。但在實際硬件中，時鐘頻率越高對器件的要求也越高，因此用時鐘的上升沿和下降沿對時間戳計數器操作，其功能等同于運用原時鐘二倍頻信號來驅動電路。這看似將時間戳計數器精度提高，但實際上，使用混合時鐘沿將使靜態時序分析復雜，使得時序時延折半，并導致電路工作頻率降低[7]。

通過以上分析可知，為提高時間戳精度，分別用雙時鐘沿對協議報文收/發進行時間測量，相當于將時間戳計數器時鐘頻率翻倍，其工作時序如圖2所示。

圖2　雙邊沿時間戳檢測時序Fig.2　Time sequence of dual-edge time stamp detection

時間戳計數器在主時鐘驅動下輸出上升沿計數值CNTR_R以及上升沿計數值相移180°的CNTR_F，檢測器對協議報文收/發完成信號XEN分別在主時鐘上升沿與下降沿邊沿采樣，由獲得的邊沿檢測信號驅動D觸發器分別對CNTR_R和CNTR_F采樣并比較，由比較器比較2個輸入值，若相等，則將CNTR_R加0.5后作為時間戳輸出，否則將CNTR_R直接輸出。

2.2雙邊沿檢測法的功能實現結構

圖3為雙邊沿時間戳檢測，使用時序電路設計，讓EOF(End-Of-Frame)信號分別通過工作于2個反相時鐘域的下降沿檢測電路，產生觸發器D1與觸發器D2的門閥信號，最終輸出處理后的時間戳。

圖3　雙邊沿時間戳檢測Fig.3　Dual-edge time stamp detection

雙邊沿檢測模塊可采用2路雙D觸發器串聯下降沿檢測電路(路徑a與路徑b)，分別工作于時鐘上升沿、下降沿。對于每個到達的EOF信號脈沖，邊沿檢測電路產生2個相位相差半個時鐘周期的脈沖信號，分別驅動后級觸發器D1、D2的使能端，并在下一個周期對上升沿計數器和下降沿計數器的值進行采樣，將所得到的采樣數值送入比較器，則比較器所得到的時間戳更接近EOF信號實際到達的時間點。

3　基于雙邊沿檢測的PTP同步網絡的FPGA實現

圖4為基于FPGA的PTP時鐘同步方案，用于實現高精度PTP時鐘同步與基于光纖鏈路的高速數據傳輸。每個模塊的主要功能如下：

1)Aurora模塊。調用Xilinx公司的Aurora的IP核，例化高速串行收發器，完成比特流的透明傳輸，速率達1.25 Gbit/s。

2)PTP報文打包模塊。負責PTP協議同步報文的封裝。

3)PTP報文解析模塊。負責解析發送端的PTP同步報文，并根據接收到的不同PTP報文置位對應的標志位。在同步主端，當同步報文發送成功時，置位m_sy_done標志位；當跟隨報文發送成功時，置位m_fu_done標志位；當時延請求報文接收成功時，置位m_dp_done標志位。在同步從端，當時延請求報文發送成功時，置位s_dq_done標志位。

4)雙邊沿檢測器和計數器模塊。采用雙邊沿檢測法，告知狀態機PTP同步報文收/發時間戳T1、T2、T3、T4。

5)PTP報文解包模塊。負責解析接收端的PTP同步報文，并根據接收到的不同PTP報文，置位對應的標志位。在同步主端，當時延請求報文接收成功時，置位m_dq_done標志位。在同步從端，當同步報文接收成功時，置位s_sy_done標志位；當跟隨報文接收成功時，置位s_fu_done標志位；當時延應答報文接收成功時，置位s_dp_done標志位。

6)數據發送/接收緩沖模塊。用于緩沖除PTP報文外的數據幀。

7)復用器模塊。將數據發送緩沖模塊和PTP報文打包模塊復用接入Aurora模塊。

8)狀態機模塊。完成PTP協議的通信流程，并協調PTP同步報文與普通數據的傳輸。

圖4　PTP時鐘同步方案Fig.4　PTP clock synchronization scheme

整個硬件系統在狀態機的協調下進行工作，其在主端的狀態流程如圖5所示。

1)當主端的狀態機收到上層PTP同步報文發送請求時，各模塊的標志位清零，選通復用器的PTP報文打包模塊，狀態機由M_idle狀態轉換為M_sync狀態。

2)進入M_sync狀態后，使能內部計數器K，并判斷標志位m_sy_done是否為1及當前計數器K所用時間是否小于2 s，若均為真，則進入M_followUp狀態，并立即讀取當前計數器模塊的時間戳，記錄為T1，同時停止計數器K，清除標志位m_sy_done及內部計數器K，否則同步報文發送失敗，返回到M_idle狀態。

3)進入M_followUp狀態后，將時間戳T1送入PTP報文打包模塊進行PTP協議報文封裝，直到標志位m_fu_done為1，進入M_dlyReq狀態，同時將復用器切換為數據發送緩沖端，并清除標志位m_fu_done。

4)進入M_dlyReq狀態后，使能內部計數器K，并判斷標志位m_dq_done是否為1及計數器K所用時間是否小于2 s，若均為真，則進入M_dlyResp狀態，并立即讀取計數器模塊當前的時間戳，記錄為T4，同時停止計數器K，清零標志位m_dq_done及計數器K，否則返回到M_idle狀態。

5)進入M_dlyResp狀態后，選通復用器的PTP報文打包模塊，將時間戳T4送入PTP報文打包模塊進行PTP報文封裝，直到標志位m_dq_done為1，返回到M_idle狀態，同時將標志位m_ptp_done置1，完成一次PTP同步。

圖5　主端狀態流程Fig.5　Flow chart of master end state

相應地，從端的狀態流程如圖6所示。

1)狀態機上電后一直處于S_idle狀態，直到標志位s_sy_done為1，跳轉至S_sync狀態。

2)進入S_sync狀態后，立即讀取計數器模塊的當前時間戳，記錄為T2，跳轉至S_followUp狀態。

3)進入S_followUp狀態后，使能內部計數器H，并判斷標志位s_fu_done是否為1及計數器H所用時間是否小于2 s，若均為真，則進入S_dlyReq狀態，并提取從PTP報文解包模塊解析出來的時間戳信息，記錄為T3，同時停止計數器H，標志位s_fu_done及計數器H清零，否則返回到S_idle狀態，同步失敗。

4)進入S_dlyReq狀態后，選通復用器的PTP報文打包模塊，并發送Delay_Req報文，直到標志位s_dq_done為1時，立即讀取計數器模塊當前的時間戳，記錄為T3，同時跳轉至S_dlyResp狀態，標志位s_dq_done清零，并將復用器切換為PTP報文打包模塊。

5)進入S_dlyResp狀態后，使能內部計數器H，并判斷標志位s_dp_done是否為1及計算器H所用時間是否小于2 s，若均為真，則立即讀取計數器模塊當前的時間戳，記錄為T4，同時停止計數器H，清零標志位s_dp_done及計數器H，并跳轉到S_offset狀態，將標志位s_ptp_done置1，完成一次PTP時鐘同步。否則，返回到S_idle狀態，同步失敗。

6)進入S_offset狀態后，根據T1、T2、T3、T4計算Toffset，以調整當前計數器的值，最后跳轉至S_idle狀態，并將標志位s_offset_done置1，完成時鐘同步。

圖6　從端狀態流程Fig.6　Flow chart of slave end state

4　時鐘同步誤差分析與仿真

在通信網絡中影響時鐘同步精度的因素主要有時鐘源頻率偏差、時間戳的產生與測量誤差、通信路徑及通信介質偏差、同步協議報文在設備內擁塞導致的誤差[8]。

時鐘源頻率偏差受時鐘芯片的制造工藝以及外界環境影響，可采用更高精度的時鐘源來降低次偏差；通信路徑及通信介質偏差主要是由于通信鏈路的不對稱性所造成的；時間戳的產生與測量誤差、同步協議報文在設備內擁塞導致的誤差是在處理同步報文的過程中引入的誤差[7]。因此，提高時鐘同步精度應著重于減小時間戳和同步協議報文在設備內擁塞所導致的誤差。

基于圖4的PTP時鐘同步設計方案，采用雙邊沿檢測法來提高時間戳精度。該方案采用全硬件實現，使得同步協議報文不會出現擁塞，進而降低了時鐘同步誤差。根據PTP時鐘同步協議原理編寫Matlab仿真程序，仿真結果如圖7所示。一般PTP實現方式的同步誤差平均值為171.630主時鐘周期，明顯高于基于雙邊沿的PTP實現方式的64.240主時鐘周期。

圖7　PTP同步誤差Fig.7 PTP synchronization error

5　結束語

通過分析PTP時鐘同步協議在同步過程中引入的誤差因素，提出一種PTP協議的硬件設計方案，采用雙邊沿檢測的時間戳增強測量法，在同步過程中提高了時間戳的精度，降低了時間戳的測量誤差；采用專用硬件收/發同步報文，消除了報文生成/解析引入的誤差。仿真結果表明，該方案相較于傳統的軟件實現方案，時鐘同步誤差控制在較低的水平。

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編輯：張所濱

A clock synchronization algorithm for digital HF antenna array

DUAN Yanliang1, LI Simin1,2, TANG Zhiling1,2

(1.School of Information and Communication Engineering, Guilin University of Electronic Technology, Guilin 541004, China;2.Key Laboratory of Cognitive Radio and Information Processing, Guilin University of Electronic Technology, Guilin 541004, China)

Aiming at the sampling clock synchronization in HF antenna array, a high-precision clock synchronization algorithm is proposed. Based on the analysis of PTP, the accuracy of the time stamp is improved by detecting the rising and falling edges of the clock pulse. Then a clock synchronization circuit is designed based on FPGA, and a simulation platform is built for verification. The simulation results show that the algorithm leads to high-precision synchronous sampling for HF antenna array.

antenna array; synchronization; beamforming; sampling; digital circuit

2016-03-07

國家自然科學基金(61461013)

李思敏(1963-)，男，江蘇蘇州人，教授，博士，研究方向為電磁場與電磁波、認知無線電。E-mail:siminl@guet.edu.cn

TN911.72

A

1673-808X(2016)04-0259-06

引文格式：段彥亮，李思敏，唐智靈.數字短波陣列天線的時鐘同步算法[J].桂林電子科技大學學報，2016,36(4)：259-264.