MIMO-OFDM系統(tǒng)時間同步算法的研究與實現(xiàn)

聶　偉，晉　紅，嚴　寒

(北京化工大學 計算機系統(tǒng)與通信實驗中心，北京 100029)

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MIMO-OFDM系統(tǒng)時間同步算法的研究與實現(xiàn)

聶偉，晉紅，嚴寒

(北京化工大學 計算機系統(tǒng)與通信實驗中心，北京 100029)

在FPGA平臺上實現(xiàn)了一種MIMO-OFDM系統(tǒng)的時間同步器。該同步器基于CAZAC序列的相關(guān)特性，采用了對接收信號進行量化處理，將復(fù)雜的復(fù)數(shù)相關(guān)運算變化成簡單的映射，從而降低了運算復(fù)雜度和硬件開銷。實驗結(jié)果驗證了同步器在實際的硬件環(huán)境中的可用性，并且能夠在降低運算復(fù)雜度和減少硬件開銷的情況下，實現(xiàn)較好的同步。

時間同步器；MIMO-OFDM；量化；FPGA

0　引　言

多輸入多輸出(MIMO)技術(shù)和正交頻分復(fù)用(OFDM)技術(shù)的結(jié)合是第四代移動通信的熱點研究課題。它不僅增加了系統(tǒng)容量，而且提高了頻譜利用率[1-3]。在MIMO-OFDM系統(tǒng)中，時間同步的準確率問題一直是研究的重點內(nèi)容，它直接影響著MIMO-OFDM系統(tǒng)性能的好壞。

文獻[4]分析了MODY算法和Schenk &Zelst算法這兩種經(jīng)典的同步算法，以上提到的同步算法都遵循著“分組檢測-頻偏補償-符號同步”的一般過程，時間同步分成了兩步，而且中間間隔著頻偏補償?shù)倪^程，使得最終的時間同步結(jié)果易受到頻偏補償結(jié)果的影響。文獻[5]提出了一種WPS算法，利用自相關(guān)性良好的CAZAC序列，提高了時間同步的精度，但是沒有考慮到頻偏對定時位置的影響。文獻[6]提出的同步算法基于 CAZAC序列良好的互相關(guān)和自相關(guān)特性，通過相關(guān)運算能準確的找到定時點，但是仍然受到頻偏影響，需要進一步修正定時估計結(jié)果。文獻[7]針對CAZAC序列的良好特性和WPS算法的不足，對前導(dǎo)序列結(jié)構(gòu)和定時同步算法進行了改進，雖然增加了訓練序列的長度，但是同時也使得定時位置不受頻偏影響，并且能估計出整數(shù)倍頻偏，但僅僅進行了算法仿真，并沒有真正實現(xiàn)。

本文針對文獻[7]中所提出改進后的時間同步算法進行了FPGA實現(xiàn)。在實現(xiàn)過程中，針對所使用的時間同步算法運算復(fù)雜，硬件不易實現(xiàn)的問題，采用對接收信號進行量化的方法，將復(fù)數(shù)乘法運算簡化成映射操作，大大減少了硬件實現(xiàn)上需要的乘法器，實驗結(jié)果驗證了同步器在實際的硬件環(huán)境中的可用性，并且表明“量化法”能夠在不影響同步性能的前提下降低運算復(fù)雜度和減少硬件開銷。

1　MIMO-OFDM系統(tǒng)模型

圖1為一個Nt發(fā)Nr收的MIMO-OFDM系統(tǒng)框圖[8]。

圖1　MIMO-OFDM系統(tǒng)框

(1)

式(1)表示各發(fā)射天線發(fā)送的OFDM符號。其中，i表示發(fā)射天線序號，最大為Nt；N表示IFFT變換的點數(shù)，也即系統(tǒng)所用子載波個數(shù)；Ti(k)為第i個發(fā)射天線、第k個子載波上的調(diào)制數(shù)據(jù)；Ng為循環(huán)前綴的長度，為了消除OFDM符號間干擾。

經(jīng)過AWGN信道之后，接收天線接收到的信號可表示為：

(2)

式中，j表示接收天線序號，最大為Nr；τi,j和εi,j分別表示第i條發(fā)射天線到第j條接收天線的時間延遲和頻率偏移，εi,j包括整數(shù)部分和小數(shù)部分，在同步過程中需要分別估計；ωj(n)表示第j根天線上接收到的AWGN總和。

2　基于CAZAC序列的時間同步方案

2.1采用的前導(dǎo)序列結(jié)構(gòu)

針對文獻[5]中WPS算法的定時準確性受頻偏的影響，文獻[7]改進的同步序列結(jié)構(gòu)如圖2所示。

圖2　本文采用的同步序列結(jié)構(gòu)

該序列占用兩個OFDM符號長度，由周期分別為Nc和N的CAZAC序列組成，N=2Nc。各天線上的序列由CAZAC序列循環(huán)移位得到。若第1根發(fā)射天線上的序列為c(n)，則第i根發(fā)射天線上的序列可以表示為c(n-(i-1)·D)，D表示循環(huán)移位數(shù)。

當存在頻偏ε時，將接收端接收到的信號同本地序列c(n)進行互相關(guān)如下：

(3)

2.2時間同步方案

本文提出的方法利用接收信號同本地序列進行互相關(guān)來進行定時同步[9-10]。假設(shè)本地序列分別為長度為Nc的c1(n)和長度為N的c2(n)，則判決函數(shù)可表示為：

(4)

(5)

在P1(d)和P2(d)分別取得最大值處即為訓練序列c1(n)和c2(n)的起始位置處。

圖3　理想定時點與峰值點的位置關(guān)系

(6)

(7)

本文采用的時間同步算法雖然增加了訓練序列的長度，占用了一定的信道資源，但是能夠直接地得出準確的定時點，使定時不受頻偏影響，并且在定時的同時能夠估計出整數(shù)倍頻偏，縮短了同步過程，從而降低了系統(tǒng)同步的復(fù)雜度。

3　時間同步算法的FPGA實現(xiàn)方案

3.1接收信號量化處理

由前文可知，本文采用的時間同步算法不僅性能優(yōu)良，而且結(jié)構(gòu)簡單、易于實現(xiàn)。但是由式(4)和式(5)可知，將接收信號同本地訓練序列進行互相關(guān)，仍然需要大量的乘法運算。為了進一步降低同步方案的復(fù)雜度和減少硬件資源開銷，本文在FPGA實現(xiàn)過程中，對接收信號進行量化處理：正值為1，負值為-1。這樣接收到的信號變成統(tǒng)一的(1+j)的結(jié)構(gòu)形式，復(fù)數(shù)乘法運算則化簡如下：

[rr(n)+j·ri(n)]·[cr(n)+j·ci(n)]=

(1+j)·[cr(n)+j·ci(n)]=

[cr(n)-ci(n)]+j·[cr(n)+ci(n)]

(8)

可以看出，經(jīng)過量化后無需使用乘法器，只需要兩個加法器就能實現(xiàn)原本的乘法運算，節(jié)約了資源。而且，接收信號經(jīng)過量化后與本地序列的相關(guān)值雖有所變化，但峰值依然尖銳，如圖4所示。

圖4　量化前后CAZAC序列相關(guān)值比較

同步性能仿真結(jié)果如圖5所示。

圖5　量化處理前后同步性能比較

由圖中可知，采用對接收信號進行量化的方法在低信噪比時會對定時性能稍有影響。而當SNR=0，對接收信號進行量化后在多徑信道下就能達到85%的準確率；當在SNR=2以上時，不論在AWGN信道還是多徑信道都能達到幾乎100%的定時準確率，量化對于同步性能的影響可以忽略不計。

3.2FPGA實現(xiàn)方案

本設(shè)計的時間同步算法參數(shù)如下：天線數(shù)目2發(fā)2收；系統(tǒng)帶寬20 MHz；OFDM符號長度64；循環(huán)前綴長度16；CAZAC序列1周期：32；循環(huán)移位：8；CAZAC序列2：周期：64；循環(huán)移位：16。圖6為時間同步算法實現(xiàn)結(jié)構(gòu)圖。

圖6　時間同步算法實現(xiàn)結(jié)構(gòu)

由圖6可看到，天線接收到的數(shù)據(jù)被分成兩路，一路直接進入RAM存儲器等待同步輸出；另一路進行量化和延遲操作，使得r(d)和r(d+Nc)能同時進入到互相關(guān)模塊(Xcorr)。計算出的相關(guān)值被送入控制模塊(Control)，在控制模塊內(nèi)進行判決和修正處理，并根據(jù)得到的定時點的位置產(chǎn)生RAM的讀控制信號，將從接收信號中檢測出的有效數(shù)據(jù)輸出。此外，在設(shè)計中還將估計出的整數(shù)倍頻偏引出(IFO)，以供后續(xù)頻偏補償模塊使用。

圖7所示為在ISE Design Suite 14.3中進行綜合生成的頂層模塊連接圖。圖中只有三大模塊，是因為量化和RAM都是在Buffer_and_Out(Control)模塊內(nèi)部完成的，合并成了一個模塊。

圖7　時間同步算法實現(xiàn)的頂層模塊連接

4　實驗結(jié)果與分析

在以上分析討論的基礎(chǔ)上，利用ModelSim軟件對時間同步算法模塊進行了仿真，并基于Xilinx公司的Virtex-6 LXT FPGA ML605開發(fā)平臺，對MIMO-OFDM基帶系統(tǒng)進行了上板驗證。

將經(jīng)過模擬AWGN信道的數(shù)據(jù)重復(fù)送入算法模塊，接收天線上的本地序列分別與發(fā)射端的序列對應(yīng)。仿真結(jié)果以其中一根天線為例，發(fā)射的每幀有效數(shù)據(jù)包含訓練序列和10個OFDM幀長度的數(shù)據(jù)，以突發(fā)分組方式重復(fù)發(fā)送。

從圖8中可看出，該設(shè)計能夠確定接收信號中的有效數(shù)據(jù)部分，圓圈放大部分顯示定時點正好在CAZAC序列的起始位置，表明該模塊具有良好的定時效果。

圖8　同步模塊的Modelsim仿真

仿真結(jié)果驗證了時間同步方案的正確性，在此基礎(chǔ)上對MIMO-OFDM基帶系統(tǒng)時間同步方案進行上板驗證。運用片上邏輯分析儀ChipScope對基帶系統(tǒng)運行過程中的信號進行采樣、觀察和分析。聯(lián)立同步的各個模塊，并將經(jīng)過信道處理的基帶信號送入接收機，得到的接收天線1上的時間同步的測試結(jié)果如圖9所示：FrameVd為幀有效信號，表示數(shù)據(jù)幀區(qū)間；SymbolVd為符號有效信號，表示OFDM符號區(qū)間。測試圖表明，接收天線通過時間同步，找到了有效的數(shù)據(jù)幀，并且將每個FFT區(qū)間區(qū)分開來，便于后續(xù)的OFDM解調(diào)處理，可以看出，本模塊在有效數(shù)據(jù)幀內(nèi)，找到了正確的OFDM符號區(qū)間。

圖9　時間同步的ChipScope測試結(jié)果

通過ModelSim以及Xilinx公司的在線邏輯分析工具ChipScope，驗證了實現(xiàn)的時間同步模塊的正確性。

5　結(jié)語

基于本文作者在文獻[7]中提出的一種改進的MIMO-OFDM系統(tǒng)時間同步算法，本文在FPGA平臺上實現(xiàn)了基于CAZAC序列的MIMO-OFDM系統(tǒng)的時間同步器。該同步器采用了對接收信號進行量化處理的方式，解決了運算復(fù)雜度高的問題。實驗結(jié)果驗證了同步器在實際的硬件環(huán)境中的可用性，并且能夠在降低運算復(fù)雜度和減少硬件開銷的情況下，實現(xiàn)較好的同步。該時間同步器可以廣泛應(yīng)用于MIMO-OFDM基帶實驗系統(tǒng)的同步模塊中。

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聶偉(1960—)，男，博士，副教授，主要研究方向為軟件無線電、通信信號處理等；

晉紅(1989—)，女，碩士研究生，主要研究方向為軟件無線電、通信信號處理等；

嚴寒(1991—)，男，碩士研究生，主要研究方向為軟件無線電、通信信號處理等。

Time Synchronization Algorithm for MIMO-OFDM System

NIE Wei，JIN Hong，YAN Han

(Computer System and Communication Laboratory,Beijing University of Chemical Technology,Beijing 100029,China)

A time synchronizer of MIMO-OFDM system is implemented on the FPGA platform. This synchronizer, based on the relevant characteristics of CAZAC sequences, conducts quantization of the received signal, and turns the complicated complex correlation operation into a kind of simple mapping, thus reducing the computational complexity and hardware cost. Experimental results indicate the availability of this synchronizer in the actual hardware environment, and that this synchronizer could achieve better synchronization at a reduced computational complexity and decreased hardware expenditure.

time synchronizer; MIMO-OFDM; quantization; FPGA

10.3969/j.issn.1002-0802.2016.03.023

2015-10-06；

2016-01-20Received date:2015-10-06；Revised date：2016-01-20

TN929.53

A

1002-0802(2016)03-0374-04